Le PC

 Unité centrale + Unités externes.

 Un PC est une machine qui traite des

données binaires (1 ou 0) sous forme
d’impulsions électriques (transistor)

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 PARTIE I : Identification des
 Carte Mère
 Processeur
 Mémoire
 Disque Dur
 Unité d’entrée
 Unité de sortie

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 Carte Mère
 Grand circuit imprimé comprenant :
 Puces électroniques
 Prises

 Socles

 La carte mère est le carrefour de

tous les composants.

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 Carte Mère Avec
Socket

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 Carte Mère Avec Slot

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 Socket

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 Processeur
 Composant central chargé du
traitement des données (1 ou 0)

 Effectue des instructions, des

opérations logiques et transmet des
données.

 Intel (Pentium / Celeron) /AMD (Athlon /

Duron)

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 Processeur

Refroidisseur +
ventilateur

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 Processeur

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 Mémoire : RAM
 Module garni de chips électroniques
 Emplacement où sont stockées les
données de travail couramment
utilisées par le processeur
 Accès très rapide – Petite Capacité
 Espace de travail volatile
 SDRAM / DDR / RDRAM

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 Module Mémoire

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 Placement module
mémoire

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 Disque Dur
 Mémoire de masse constituée de
disques/plateaux électromagnétiques
et de têtes de lecture
 Emplacement où peut être stockées
de très grandes quantités
d’information
 Accès Lent – Grande Capacité
 Espace de stockage Non volatile
 IDE / SCSI
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 Disque Dur +
Controleur

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 HD : Connecteur +
Jumper

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 HD : Vue des disques

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 Disque Dur :
Plateaux/Disques

3 Plateaux
6 Surfaces

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 Disque Dur : Têtes

- 6 têtes
- 6 lectures simultanées (1 cylindre)
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 Entrées/Sorties
 Permettent d’introduire et d’extraire
des données de l’ordinateur

 Clavier / Lecteur Code Barre

 Ecran / Imprimante

 Réseau, Modem, Carte Son

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 Clavier : une matrice

Un contact est activé lorsqu’une touche est

enfoncée, ses coordonnées (x,y) sont
converties en caractères.

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 Carte ISA
(Industry Standard Architecture)

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 Carte PCI
(Peripheral Component
Interconnect)

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 Les Interfaces
 Système transmettant les données
d’un composant à un autre

 Ensemble constitué de :
 Contrôleur (matériel)
 Protocoles (logiciel)

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 Contrôleurs & Protocoles
 Contrôleur : Circuit qui contrôle un
composant matériel

 Protocole : langage de
communication entre 2 composants.
Règles de circulation qui régissent le
transport.

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 Exemple : Interface
IDE

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 PARTIE II : Carte Mère

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 Composant de la Carte
Mère…
 Circuit imprimé
 Les socles
 Processeur
 Mémoire
 Slots d’extension (AGP , PCI , ISA, AMR)

 Les puces électroniques

 Contrôleurs / Chipset (Pont Nord / Pont
Sud)
 Puces EEPROM (BIOS)

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 …Composant de la Carte
Mère
 Ports Entrées/Sorties
 Clavier/Souris
 USB/Firewire
 Série/Parralèle
 Son,…
 Prises, Connecteurs, Jumper
 Alimentation
 Port IDE
 Jumper,…

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 Schéma
ISA-slots
général
PCI-slots

Slot Processeur

AGP-slot

Chipset

IDE ports Sockets Mémoire

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 Echange de données :
Les Bus
Les bus sont des canaux de données qui
relient les composants de la carte mère.

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 Le concept de bus
 L'architecture des ordinateurs actuels
basée sur l'architecture de Von Neuman.
 Processeur relié aux autres composants
 Mémoire vive
 Mémoire morte
 Périphériques
 Par un canal permettant le transit de
l'information :
Ce canal est appelé bus de communication :

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 Architecture de Von
Neuman

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 3 Types de « BUS »
 le bus d'adresses qui spécifie à
quelle adresse du composant on
désire lire ou écrire
 un bus de données qui permet
d'envoyer une donnée à écrire, ou de
recevoir la donnée à lire
 un bus de commandes qui indique
si on réalise une lecture ou une
écriture
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 Le « BUS » d’adresses
Le bus d'adresses spécifie
à quelle adresse du composant on désire lire ou écrire

 Largeur de Bus   Mémoire adressable   Exemple de CPU 

16 bits 64 ko Intel 8080

20 bits 1 Mo Intel 8086

24 bits 16 Mo Intel 80286, 80386 SX

32 bits 4 Go Intel 80386 DX, 80486, Pentium

36 bits 64 Go Intel Pentium Pro, P II, P III, P4

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 Echange de données :
Les Ponts
Les bus sont gérés par des chipset subdivisés en 2
catégories : Pont Nord / Pont Sud

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 Bus Système : Pont Nord

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 Bus E/S : Pont Sud

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21 sept. 2009 38
 39
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 Chipset Intel

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 Chipset VIA/SIS

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 PARTIE III : Processeur
 Composant chargé du traitement de
l’information et du transfert des données
 Gigantesque réseau de transistors reliés
entre eux par des fils, le tout enrobé dans
une céramique
 Toujours plus rapide
 Augmentation de la puissance et de la vitesse
 Meilleure exploitation de la puissance actuelle

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 Porte Logique
 Base de la logique mathématique qui
effectue les opérations à l'intérieur du
processeur

 Traitement d’information binaire (signal

électrique)

 Circuits composés d'un à plusieurs

transistors

 L’association des portes logiques forment

les instructions 43
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 AND / OR

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 NOT

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 Vitesse : Fréquence
d’horloge
 Cadencé par un cristal

 Envoie des impulsions au processeur

 Mesuré en Hertz (Mhz, Ghz)

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 Transistor : Tableau

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 Transistor : Loi de Moore

Prévision 2010 : 3 milliards de transistor

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 Matrice

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 Taille de la Matrice
 Tranches : Plaque de silicium
contenant les transistors
 1 Tranche = 150 à 200 Noyaux
 Petite matrice = plus rentable
 Grande matrice = Grande dissipation
thermique

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 Taille de la matrice :
Tableau
Processeur Largeur de Taille de la Nombre de
pistes (micron) matrice (mm2) transistor
(millions)
Pentium 0,80 294 3
Pentium MMX 0,28 140 4,5
Pentium II 0,25 131 7,5
Pentium III 0,18 106 28
Pentium III 0,13 80 28
Pentium 4 0,18 217 42
Pentium 4 0,13 145 55
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 Largeur de pistes
 Transistor reliés par des pistes

 Procédé de fabrication :
 Avant 99 = Aluminum
 Après 99 = Cuivre

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 Largeur de pistes :
Tableau

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 Tension & Consommation
 Courant E/S
 3,3 Volts
 Courant pour le Noyau
 1 Volt

 50 à 100 Watts

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 Observation
 Petite Piste = Augmentation du nombre de
transistors sur la matrice

 Petite Piste = Petite consommation

=> AUGMENTATION DE LA VITESSE

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 Processeur et RAM
 Les données du processeur
transitent par la RAM via le
FSB

 RAM plus rapide (100/800 Mhz)

 Largeur de bande plus grande (16/64 Bits)
 Transfert plus “intelligent” 56
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 Conflit de vitesse
 Processeur = P4 / 2800 Mhz
 Mémoire = DDR / 333 Mhz

 Solution ?
 Une mémoire intermédiaire Très
rapide

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 Trajet des données

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 Goulot d’étranglement

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 Plusieurs niveaux de
cache

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 Cache Level 1
 Intégré au processeur
 Capacité de 8 à 128 Ko
 Fréquence identique au processeur
 2 parties :
 Cache Données
 Cache Instructions

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 Cache Level 2

 Externe ou intégrée au processeur

 Capacité de 64 à 1024 Ko
 Plus lente que le cache L1

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 Cache : Externe ou
Interne ?

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 Externe : En Slot

Exemple de cache externe sur les Pentium II et Athlon

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 Processeur => RAM

Processeur => L1 => L2 => RAM

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 Bus L1 – L2

Processeur Largeur  Fréquence  Bande 

de Bus Horloge Passante

Intel Pentium III 64 Bits 1400 Mhz 11,2 GB/s

AMD Athlon XP 64 Bits 1667 Mhz 13,3 GB/s

Intel Pentium4 256 Bits 2533 Mhz 81,1 GB/s

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 Consommation de
transistor
 Le cache augmente le nombre de
transistors dans la matrice

 SRAM (Static) <> DRAM

(Dynamique)

 Cache L2 256 Ko = 12 Millions de

Transistors
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 Exemple : Cache L1/L2
Processeur Cache L1 Cache L2

Celeron 32 Ko 128 Ko

Duron 128 Ko 64 Ko

Athlon XP 128 Ko 512 Ko

Pentium 4 20 Ko 256 Ko

Pentium 4 Northwood 20 Ko 512 Ko

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 Temps de latence
 Temps d’attente entre 2 lectures
mémoires
 RAM = 150 cycles

Latence Pentium II Athlon XP Pentium 4

L1 3 Cycles 3 Cycles 2 Cycles

L2 18 Cycles 6 Cycles 5 Cycles

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 Prélecture intelligente

 Analyse les informations se trouvant

dans le cache

 Déduit les données nécessaires à la

tâche suivante

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 Conclusion

Processeur Cache L2 Fréquence  Amélioration

Horloge

P4 (0,18µ) 256 Ko 2000 Mhz

P4 (0,13µ) 512 Ko 2200 Mhz + 30%

 Le cache est indispensable pour une

meilleure exploitation des cycles d’horloge
 Le processeur trouve 96% des
informations dans le cache L1
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 XEON - Itanium
 Pentium 3 Xeon
 2 Mo de cache L2
 140 Millions de transistors

 Itanium
 4 Mo de cache L3
 300 Millions de transistors

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 Données & Instructions

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 Différents langages

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 Code compilé

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 Code Machine
 Les instructions forment le langage
compris par le processeur : Langage
machine

Exemple : INSTRUCTIONS ASSEMBLEUR

Mov AX,01
Mov BX,01
Inc AX
Add BX,AX

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 Jeu d’instructions
 Le jeu d’instructions x86 original est
toujours utilisé
 Extension du jeu d’instructions
 « Backward compatible »
 Commun à tous les PC
 Indépendant du software
 Indépendant du hardware

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 Jeu d’instruction :
Schéma

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 X86 et CISC
 CISC : Complex Instruction Set
Computer
 Instruction de longueur variable
 8 à 120 bits

 RISC : Reduced Instruction Set

Computer
 Instruction de longueur fixe
 32 bits

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 CISC - RISC

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 Micro-Ops
 Conversion des instructions CISC en
Micro-Ops

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 Les unités d’exécution
du processeur

 Les instructions doivent être

exécutées dans le processeur

 Le Pipeline
 Les unités d’exécution

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 Pipeline
 Convertit les instructions en Micro-
Ops

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 Pipeline : Stage
 Divisé en stage
 1 stage = 1 cycle d’horloge

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 Pipeline
 Plusieurs instructions exécutées
simultanément

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 Pipeline : Nombre
d’instructions
simultanées
Processeur Nombre d'instructions simultanées
AMD K6-II 24
Pentium III 40
AMD ATHLON 72
Pentium 4 126

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 Pipeline : Longueur

Motorola G4e 7 1000

Pentium II et III 12 1400
Athlon XP 10/15 2500
Athlon Clawhammer 12/17 >3000
Pentium 4 20 >5000
Pentium D 14 3200

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 Unité d’exécution
 Que se passe t’il dans le pipeline ?

 Unités d’exécution
 ALU (Arithmetic and Logic Unit)
 FPU (Floating Point Unit)

 LSU (Load/Store Unit)

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 Exécution dans le
pipeline

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 Exécution … Multiple

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 Exécution … Simultanée

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 Exécution … Attente

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 Exécution dans le
pipeline : P3

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 Exécution dans le
pipeline : P4

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 Génération 1,2,3
 4004 4 bits
 8088 8 bits
 8086 8/16 bits, mode réel, 1Mo max
 80286 16 bits,<1Mo, multitâches
mém. virtuelle, accès 32 bits
au RAM
 80386sx 16/32 bits, bus externe
16bits, registre 32 bits
 80386dx 32 bits, bus et registres

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 Génération 4
 80486dx FPU intégrés, instruction
« style » RISC, cache L1

 80486sx idem mais pas de FPU

 80486dx2 fréquence interne

doublée par rapport au RAM

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 Génération 5
 Pentium : Superscalaire,
 Bus RAM 64 bits, cache L2
 Pentium MMX , L1 doublé, instruction
multimedia

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 Génération 6
 Pentium 2 MMX, SSE, L2 externe
 Celeron pas de cache L2
 Pentium 3 L2 Intégré

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21 sept. 2009
 Génération 7
 Pentium 4
 Cache L1 Instruction converties
 Pipeline doublé (20 stages)

 ALU : vitesse doublée

 Bus RAM quad pumped

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 G7 : Hyperthreading

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 Génération des
processeurs

Génération 9 :
Dual Core ….

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