Campos Mendoza Simn. Ignacio Arellanes Miguel ngel Torres Salinas Sergio Antonio Valdivia Cruz Diana Iris.

Ziga Rivera Irving Alejandro.

Consiste en la segmentacin de procesador, descomponindolo en etapas para poder procesar una instruccin diferente en cada una de ellas y trabaja con varias a la vez. La arquitectura pipeline consiste en ir transformando un flujo de datos en un proceso para varias faces secuenciales, siendo la entrada de cada una la salida.

Estas arquitecturas surgen por la necesidad de aumentar la velocidad de procesamiento.

En ellas los que se busca era mejorar el desempeo realizando paralelamente varias etapas del ciclo de instruccin al mismo tiempo. Esto se logra, debido a que el procesador se divide en varias unidades funcionales e independientes las cuales se dividen entre ella el procesamiento de las instrucciones.

A la derecha hay una tubera genrico con cuatro etapas:

1. 2. 3. 4.

Ir a buscar Descodificar Ejecutar Write-back

El cuadro gris superior es la lista de instrucciones a la espera de ser ejecutado, el cuadro gris de fondo es la lista de instrucciones que se han completado, y la caja blanca del medio es la tubera. Ejecucin es el siguiente:
Tiempo 0 1 2 Ejecucin Cuatro instrucciones estn esperando a ser ejecutado La instruccin verde se recupera de la memoria La instruccin se decodifica verde La instruccin prpura se capturan de la memoria Se ejecuta la instruccin verde (se lleva a cabo la operacin real) La instruccin se decodifica prpura La instruccin azul es exagerado Los resultados de la instruccin verde se vuelven a escribir el archivo de registro o en la memoria Se ejecuta la instruccin prpura La instruccin se decodifica azul La instruccin rojo se recupera La instruccin verde se completa La instruccin prpura se escribe de nuevo Se ejecuta la instruccin azul La instruccin se decodifica roja La instruccin prpura se completa La instruccin azul se escribe de nuevo Se ejecuta la instruccin rojo La instruccin azul se completa La instruccin rojo se escribe de nuevo La instruccin rojo se completa Todos los cuatro instrucciones se ejecutan

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Cmo funciona un PIPE-LINE?

Supongamos que un procesador simple tiene un ciclo de instrucciones sencillo, consiste solamente en una etapa de bsqueda del cdigo de instrucciones y en la otra etapa de ejecucin de la instruccin.
En un proceso sin segmentacin del cause la dos etapas se realizaran de manera secuencial para cada una de la instrucciones como muestra la siguiente secuencia:

| B1 | E1 | B2 | E2 | B3 | E3 | B4 |
Mientras que, en un procesador con segmentacin del cause, cada una de estas etapas se asigna a una unidad funcional diferente, la bsqueda a la unidad de bsqueda y la ejecucin a la unidad de ejecucin Estas pueden trabajar en forma paralela en instrucciones diferente: |B1 | B2 | B3 | B4 | | E1 | E2 | E3 |

 Algunos equipos de computo que utilizaron este

modelo de arquitectura segmentada fueron:

CRAY-1 desarrollada por Cray Research STREH desarrollada por IBM LARC desarrollada por UNIVAC

S/360 desarrollada por IBM

CRAY-1
Como caractersticas tcnicas, la primera versin (Cray-1A) operaba con procesadores vectoriales a 80 MHz, era un sistema de 64-bits y pesaba 5,5 toneladas, incluyendo el sistema de refrigeracin por fren; pese a su gran tamao solo tena 16 MB de RAM. Normalmente, mientras la instruccin fluye a travs de la mquina, slo una parte est activa en cualquier momento, significando que el proceso entero debe completarse antes de poder emitir el resultado. Sin embargo, la segmentacin de las instrucciones cambi esto, de manera que en estas mquinas la CPU puede "mirar hacia adelante" y comenzar a buscar la prxima instruccin mientras que an se trabaja con la primera

LARC

Fue el primer intento de Remington Rand en la construccin de un superordenador. Fue diseado para multiprocesamiento con dos CPUs y una entrada / salida (I / O) del procesador. El procesador es una CPU independiente y proporciona un control de 12 a 24 unidades de almacenamiento. El bus de la transferencia de datos que conecta los dos CPUs y el procesador a la memoria de ncleo se multiplexan para maximizar el rendimiento, cada ciclo del bus de 4 microsegundos se dividi en ocho ranuras de tiempo de 500 nanosegundos: Procesador - instrucciones y datos Computer 1 - Instrucciones Computer 2 - Datos E / S DMA sincronizador - datos No se utiliza Computer 2 - Instrucciones Computer 1 - Datos E / S DMA sincronizador - datos

S/360
El IBM S/360 fue el primer ordenador en usar microprogramacin, y cre el concepto de arquitectura de familia. La familia del 360 consisti en 6 ordenadores que podan Los modelos S/360 anunciados en 1964 variaban en velocidad de 0,034 MIPS a 1,700 MIPS (50 veces la velocidad) y entre 8 KB y 8 MB de memoria principal, aunque este ltimo fue inusual. El IBM 360 es uno de los primeros ordenadores comerciales que us circuitos integrados, y poda realizar tanto anlisis numricos como administracin o procesamiento de archivos.

Con la implementacin de este modelo de arquitectura se logro realizar mas procesos al mismo tiempo, sin embargo, esto no fue sinnimo de mas rapidez.

Esto debido a que no todos los procesos se toman el mismo tiempo para ejecutarse, lo que ocasiona una gran competencia respecto al uso de los CPU.