FAMILIAS LGICAS TTL-CMOS

Caractersticas internas
Fabricacin de la familia TTL, mediante
componentes de tipo BJT y otros elementos.
Compuertas TTL (Estndar, LS, F y otras).
Compuertas CMOS (Estndar, HC, HCT y
otras).
Fan-Out de compuertas.
Margen de ruido.
Propagacin de tiempo.
2

Configuracin interna de la compuerta

Estndar 7400

Configuracin interna de la compuerta

Low-Schottky 74LS00

Configuracin interna de la compuerta

Low-Schottky 74LS04
+VCC
R2

R7

R3

50K

50

15K

R1
40K

Q6
Q7

Q2
D3
Q1

R4

4K

D2
Q3

D4

D1
R5

Q5

R6
6K

3K

Q4

74ALS04

O
5

Configuracin interna de la compuerta

FAST 74F00

Configuracin interna de las compuertas

Estndar 7402 y 7408

Dispositivos CMOS
S

xido

SiO

D
Gate

Source

n+

SiO

Drain

Source

n+

canal

SiO

xido

SiO

B tipo

Enriquecimiento

MOSFET canal N

B tipo

SiO

Agotamiento

Sustrato
D

Smbolos

D
G

Drain

SiO

canal

Sustrato

D
Gate

D
G

G
S

Agotamiento

Enriquecimiento

MOSFET canal P

Dispositivos NMOS y PMOS

Compuerta CMOS 74HC04

+V

Su funcionamiento es el siguiente:
Cuando Vi = Vdd, estado alto en la entrada, el
NMOS conduce y el PMOS se bloquea. La
salida est a tierra: Vo = 0.

La salida Vo se encuentra conectada al Vdd, o a

tierra Vss. Cuando la compuerta est en reposo,
no se utiliza la conmutacin, no existe ningn
camino entre Vdd y tierra. Por ello el consumo
de la compuerta es prcticamente nulo:
corriente de fuga del orden de los nA.

Canal P

Cuando Vi = 0, estado 0, el NMOS se bloquea y

el PMOS conduce.
La salida pasa a + Vdd: Vo = 1; por
consiguiente el CMOS funciona como un doble
conmutador cuando uno esta abierto el otro
est cerrado.

DD

Vi

Vo
D

Canal N

Vi

Vo
74HC04

10

Grfica de la compuerta CMOS 74HC04

11

Compuertas CMOS 74HC02 y 74HC00

12

Fan-Out de las compuertas digitales

I oH (mx)

A
B

S V

oH

(mn)

A= L

I oL (mx)

A
B

S V

oL

(mx)

A = B=H
1

I iH (mx)

I iL (mx)

I iH (mx)

I iL (mx)

I iH (mx)

I iL (mx)

I iH (mx)

I oH

.I iH

I iL (mx)

n
I iH (mx)

I oL

.I iL

m
I iL (mx)

13

Margen de Ruido en compuertas digitales

V

CC

DD

H
V

Margen de ruido en
alto (V

(mn)
iH

iL

(mx)

(mn)

oL

(mx)

Zona
Indeterminada

Margen de ruido en
bajo (V

NSL

L
V

Entrada

oH

NSH

Zona
Indeterminada
V

EE

SS

Salida
14

Niveles lgicos TTL y CMOS (Familias de 5V)**

ABT: Avanced BiCmos comp. TTL
ACT: Avanced Cmos Comp. TTL
AHC: Avanced High speed Cmos
AHCT: Avanced High speed Cmos
comp. TTL
AUP: Avanced Ultra low Power
AUC: Avanced Ultra low voltaje Cmos
LVC: Low Voltaje Cmos, [LVT: Low
Voltaje TTL]
HC: High speed Cmos
HCT: High speed Cmos comp. TTL
LV-A: Low Voltaje Avanced
** Tomado de sdyu001z Logic
Guide de Texas Instruments
15

Niveles lgicos TTL y CMOS de Bajo Voltaje

(Nuevas Familias 3.3V; 2.5V y 1.8V)

16

Propagacin de Tiempo en compuertas

V

74LS04

Tiempo de subida (tr): Tiempo que

tarda la transicin (la rampa) de
la onda cuadrada cuando pasa
desde el 10% de la rampa hasta el
90% de la misma.

tr

90 %

tpLH = 9.0 ns

90 %

tf

Tiempo de bajada (tf): Tiempo

tpHL =que
10tarda
ns
la transicin (la rampa) de la onda
cuadrada cuando pasa desde el 90% de
la rampa hasta el 10% de la misma.

50 %

50 %

10 %

10 %
t1

t2

t3

t5

t6

t7

Tplh: Tiempo de respuesta en el cual la onda

cuadrada de salida pasa de nivel bajo a nivel
alto; este tiempo se toma con respecto al
50% de las rampas de entrada y salida.

tpLH

tpHL

90 %

90 %

Flanco de
bajada

Flanco de
subida
50 %

Flanco de bajada,
TSN, flanco negativo

50 %

10 %

t4

10 %

t8

Flanco de subida,
t
TSP, flanco positivo

Tphl: Tiempo de respuesta en el cual la onda cuadrada de salida pasa de nivel alto a nivel
bajo; este tiempo se toma con respecto al 50% de las rampas de entrada y salida

Propagacin de Tiempo en Compuertas

Tiempo de subida (tr): Tiempo que tarda la transicin (la
rampa) de la onda cuadrada cuando pasa desde el 10% de la
rampa hasta el 90% de la misma (t3-t1).
Tiempo de bajada (tf): Tiempo que tarda la transicin (la
rampa) de la onda cuadrada cuando pasa desde el 90% de la
rampa hasta el 10% de la misma (t7-t5).
Tphl: Tiempo de respuesta en el cual la onda cuadrada de salida
pasa de nivel alto a nivel bajo; este tiempo se toma con respecto
al 50% de las rampas de entrada y salida (t4-t2).
Tplh: Tiempo de respuesta en el cual la onda cuadrada de salida
pasa de nivel bajo a nivel alto; este tiempo se toma con respecto
al 50% de las rampas de entrada y salida (t8-t6).
18

Futuro de las Familias Lgicas

(tomado de sdyu001z Logic Guide de Texas Instruments)

19

Futuro de las Familias Lgicas

20

Encapsulados de las Familias Lgicas de bajo voltaje

21

Encapsulados de las Familias Lgicas de bajo voltaje

22