Electrnica de Comunicaciones

CONTENIDO RESUMIDO:
1-Introduccin
2-Osciladores
3-Mezcladores.
4- Lazos enganchados en fase (PLL).
5-AmplificadoresdepequeasealparaRF.
6-Filtrospasa-bandabasadosenresonadorespiezoelctricos.
7-AmplificadoresdepotenciaparaRF.
8-Demoduladoresdeamplitud(AM,DSB,SSByASK).
9-Demoduladoresdengulo(FM,FSKyPM).
10-Moduladoresdeamplitud(AM,DSB,SSByASK).
11-Moduladoresdengulo(PM,FM,FSKyPSK).
12-TiposyestructurasdereceptoresdeRF.
13-TiposyestructurasdetransmisoresdeRF.
14-Transceptorespararadiocomunicaciones
ATE-UO EC 00

4. Lazos enganchados por fase, Phase Locked

Loops (PLLs)
Conceptos previos:
Funcin de transferencia de sistemas realimentados.
Fases y frecuencias.

Funcin de transferencia en lazo cerrado

xe(s)
Entrada

xer(s)

G(s)

xs(s)

Planta

Salida

xr(s)

H(s)
Red de
realimentacin

xs(s)

G(s)

=
xe(s) 1 + G(s)H(s)

xe y xs pueden ser
magnitudes de distinto tipo
ATE-UO EC PLL01

Casos particulares con realimentacin negativa

1 + G(s)H(s) > 1
xe(s)
Entrada

xs(s)

G(s)

xer(s)

G(s)

xs(s)

Altagananciadelazo

Planta

Salida

G(s)H(s) >> 1

xr(s)

=
xe(s) 1 + G(s)H(s)

xe(s)

xer(s)

G(s)

Planta

xr(s) = xs(s)

H(s)
Red de
realimentacin

xs(s)

xs(s)/xe(s) = 1/H(s)
Laredderealimentacindetermina
lafuncindetransferencia

ConH(s)=1yG(s) >> 1
xs(s)/xe(s) = 1 xs(s) = xe(s)

Ojo!: xs(s) y xe(s) no tienen por qu ser tensiones

o corrientes; podran ser, por ejemplo fases.
ATE-UO EC PLL02

Fases y frecuencias (I)

Seal de banda estrecha: v1(t) = a(t)cos((t))
v1(t)

Conamplitudconstante: v1(t) = Acos((t))

v1(t)

(t) es la fase absoluta

ATE-UO EC PLL03

Fases y frecuencias (II)

v1(t)

v1(t) = Acos((t))
t

(t)

r(t1)

c esunafrecuencia
constantecualquiera

ct 1

r(t) eslafaserelativaa
laeleccinde c

t1
(t)

0(t1)

r(t1)

t1

Ahorabuscamosunacala
quer(t)estacotada:

(t) = ct + r(t) =
= 0t + 0(t)

0t 1

c t1

(t) = ct + r(t)

Asobtenemos
t

0 y 0(t).

0 es la frecuencia media
ATE-UO EC PLL04

Fases y frecuencias (III)

Resumen:

(t) = ct + r(t) = 0t + 0(t)

( 0 es la frecuencia media si 0(t) est acotada)
Otraformadeexpresarlafaserelativa:

r(t) = ( 0- c)t + 0(t) = t + 0(t)

Frecuenciainstantneayfrecuenciarelativa:

d((t))/dt = (t) = c + d( r(t))/dt = c + r(t)

(t) es la frecuencia instantnea, c es una frecuencia
cualquiera, y r(t) es la frecuencia relativa a c.

Ojo!: todas ellas son frecuencias angulares (en rad/s).

Para pasar a frecuencias en Hercios hay que dividir por 2.
ATE-UO EC PLL05

Estructura bsica de un PLL (I)

ve=Vesen(e)

vosc=Voscsen(osc)

ve
Entrada

vosc

V = k()

Detector de fases:
entrega una tensin
proporcional a la
diferencia de fases

Salida

Filtro pasa-bajos:
Necesario para filtrar
la salida del detector
de fases

Oscilador
controlado por
tensin (VCO):
la frecuencia de la
seal de salida
depende de una
tensin de control
ATE-UO EC PLL06

Estructura bsica de un PLL (II)

ve = Vesen( e)

vosc = Voscsen( osc)

ve
Entrada

vosc

V = k()

Salida

Muy importante: como lo que se comparan son las fases de

las seales de salida y entrada y como la ganancia de la red de
realimentacin es 1, el sistema tender a anular la diferencia de
fases entre estas seales. Los niveles de tensin de ambas no
sern similares.

En fase

vosc
ve

ATE-UO EC PLL07

Diagrama de bloques de un PLL (I)

Estudiamos los PLLs aplicando la teora de sistemas.
Vesen( e)

Voscsen( osc)
V = k()

Detector de fases:

osc

Conv.
/V

Filtro
pasabajos

osc

VCO

Hay que localizar un punto de equilibrio para linealizar el

funcionamiento del sistema. La clave est en el VCO.
ATE-UO EC PLL08

Diagrama de bloques de un PLL (II)

VCO controlado por una tensin vc que puede tomar valores
positivos y negativos.

+
D

G
RG
Ojo: en este
caso KV > 0

L2

C3

RC2
+
vc

RC1

C1

C21

CS

S
LCH
R1

C22

vosc
-

fosc = fosc0 + KVvc

(linealizando el

comportamiento del varicap)

ATE-UO EC PLL09

Por tanto: osc

= osc0 + 2KVvc

Diagrama de bloques de un PLL (III)

t
Como: osc = osc0 + 2KVvc osc = osc0t + 2KV vcdt
0
Ahora referimos la fase absoluta osc a la frecuencia osc0:
osc = osc0t + osc(vc)
t
Siendo osc(vc) = 2KV vcdt la fase relativa
0
Hacemos lo mismo (referir a la frecuencia osc0) la fase absoluta e:
e = osc0t + e

Diagrama de bloques relativo a osc0

e- osc

ATE-UO EC PLL10

Conv.
/V

Filtro
pasabajos

vc

VCO

osc

Diagrama de bloques de un PLL (IV)

Ecuaciones:

t
VCO: osc(vc) = 2KV vcdt
0
Filtro pasa-bajos vc = F(v)

e
-

Conv.
/V

Filtro
pasabajos

vc

VCO

Convertidor /V: v = K( e osc) = K( e osc)

Tomamos transformadas de Laplace y calculamos las funciones de
transferencia:

VCO: osc(s)/vc(s) = 2KV/s

Filtro pasa-bajos vc(s)/v(s) = F(s)
Convertidor /V: v(s)/(s) = K
Restador de fases: (s) = e(s) osc(s)
ATE-UO EC PLL11

osc

Diagrama de bloques de un PLL (V)

e(s)

(s)

K
Conv. /V

v(s)

F(s)

vc(s)

Filtro pasa-bajos

2KV/s

osc(s)

VCO

Funciones de transferencia (I)

To-e(s) = osc(s)/ e(s) =

2KVKF(s)/s
1 + 2KVKF(s)/s

T-e(s) = (s)/ e(s)= 1- To-e(s) =

2KVKF(s)
s + 2KVKF(s)
s

s + 2KVKF(s)

To-(s) = osc(s)/(s) = 2KVKF(s)/s

ATE-UO EC PLL12

Funciones de transferencia (II)

e(s)

(s)

osc(s)

To-(s)

To-(s) = 2KVKF(s)/s
To-e(s) =

vc(s)

e(s)
-

To-(s)

F(s)

2KV/s

osc(s)

1 + To-(s)

e(s)

KF(s)

VCO

VCO

Tvc-e(s) = vc(s)/ e(s) =

KF(s)

vc(s)

2KV/s

KsF(s)

=
1 + 2KVKF(s)/s s + 2KVKF(s)
ATE-UO EC PLL13

Funciones de transferencia (III)

e(s)

(s)

To-(s)

osc(s)
T-e(s) =

s
s + 2KVKF(s)

Condicin para que osc(s) siga a un escaln de e(s) en rgimen

permanente: que (s) se anule en rgimen permanente
Escaln en e(s):

e(s) = e1/s

Entonces: (s)=

(s) =

T-e(s) e(s)= T-e(s) e1/s

e1

s + 2KVKF(s)

Teorema del Valor Final:

lim (t) = lim s(s) =

ATE-UO EC PLL14

s0

e1s
s + 2KVKF(s)

Funciones de transferencia (IV)

e(s)

(s)

To-(s)

osc(s)

lim s(s) =

s0

Para que lim (t)

t

e1s
s + 2KVKF(s)

0 F(s) s F(s)

Es decir, F(s) no puede tener un cero en cero.

Por ejemplo: F(s)=

1/(1+ RCs) vale como filtro.

R
Entrada

F(s)

Salida

ATE-UO EC PLL15

Funciones de transferencia (V)

R

To-e(s)
e(s)

osc(s)

To-(s)

Entrada

To-e(s) =

Ejemplo: Kv

= 105 Hz/V RC = 10-6/ s

Diagrama
de Bode

To-e(j)

20

Salida

2KVKF(s)
s + 2KVKF(s)
K = 1-100 V/rad
F(j)

K = 100

-20
-40
-60
103

ATE-UO EC PLL16

F(s)

K = 1

104

105
f [Hz]

106

10

107

Funciones de transferencia (VI)

e

PLL

osc

Aplicamos los conceptos de frecuencia

instantnea y frecuencia relativa a e y a

osc :
e(s)

PLL

osc(s)

To-e(s)

d( e(t))/dt = e(t) = osc0 + e(t)

d( osc(t))/dt = osc(t) = osc0 + osc(t)
siendo:

e(t) = d( e(t))/dt
osc(t) = d( osc(t))/dt
Tomamos transformadas de Laplace:

e(s) = s e(s)
osc(s) = s osc(s)

e(s)

PLL

osc(s)

To-e(s)

Por tanto:

To-e(s) = osc(s)/ e(s) = osc(s)/ e(s)

ATE-UO EC PLL17

Respuesta temporal ante un escaln en e(t) (I)

osc0

osc0

e1
t

e(t)

PLL

osc(t)

osc
t

osc
t

e(s)

PLL

osc(s)

To-e(s)
e(s) = e1/s
osc(s) = To-e(s) e(s) =

2KVKF(s)
s + 2KVKF(s)

e1/s
ATE-UO EC PLL18

Respuesta temporal ante un escaln en e(t) (II)

e(s)

osc(s)

PLL
To-e(s)

osc(s) =

Ejemplo anterior:

2KVKF(s)
s + 2KVKF(s)

e1/s

osc(t)
K = 100
K = 10

e1

F(t)

0
ATE-UO EC PLL19

K = 1
2

t [s]

Respuesta temporal ante un escaln en e(t) (III)

osc0

e(t)

e1
t

PLL

osc(t)

osc0

osc
t

Resumen de la respuesta ante un escaln en la frecuencia de

entrada:
Con una simple red RC como filtro, la frecuencia de la seal de
salida en rgimen permanente es la misma que la de entrada.
La rapidez en la respuesta y la sobreoscilacin depende del
producto KVK .
Qu pasa con la fase de la seal de salida del oscilador
ante un escaln en la frecuencia de entrada?

e(t)

PLL

osc(t)

osc
t

?
ATE-UO EC PLL20

Respuesta temporal ante un escaln en e(t) (IV)

e(s)

(s)

To-(s)

osc(s)

Como: e(s)

= e1/s
entonces: e(s) = e(s)/s = e1/s2

Aplicando el Teorema del Valor Final:

lim (t) = lim s(s) = lim sT-e(s) e(s)

s0

lim (t) = lim

s0

s0

e1
s + 2KVKF(s)

Luego si queremos que lim

e1
2KVKF(0)

(t) = 0, entonces KVKF(0)

t
Es decir, hace falta un elemento con ganancia infinita en continua
(por ejemplo, en el filtro).
ATE-UO EC PLL21

Conceptos de Orden y de Tipo de un PLL

To-e(s) = osc(s)/ e(s)
e(s)

(s)

To-(s)

osc(s)

To-(s) = osc(s)/(s) =
= 2KVKF(s)/s
To-e(s) =

To-(s)
1 + To-(s)

Orden: Nmero de polos de To-e(s)

Tipo: Nmero de polos en s = 0 de To-(s)
ATE-UO EC PLL22

Ejemplo de la determinacin del Orden y de Tipo de un PLL

Ejemplo:
Red RC como filtro: F(s)=

To-e(s) =

1/(1+ RCs)

2KVKF(s)
s + 2KVKF(s)

2KVK
RCs2 + s + 2KVK

Orden 2 (2 polos)
To-(s) = 2KVKF(s)/s =

2KVK
s(1+ RCs)

Tipo 1 (1 polo en s = 0)
Como siempre la funcin de transferencia del
integrador tiene un polo en cero, el Tipo mnimo posible
es 1.
ATE-UO EC PLL23

Relacin entre el Orden y de Tipo de un PLL

e(s)

La funcin

(s)

To-(s) se puede escribir como:

To-(s)

osc(s)

To-(s) = PN(s)/PD(s) = PN(s)/(snPD(s))

siendo PN(s) y

PD(s) los polinomios del numerador

y del denominador y

PD(s) la parte del polinomio

del denominador sin ceros en cero. Por tanto:

To-e(s) =

To-(s)
1 + To-(s)

PN(s)/(snPD(s))
1 +PN(s)/(s PD(s))
n

PN(s)
snPD(s) + PN(s)

Luego el Orden (nmero de polos de To-e(s)) ha de ser mayor o

igual que Tipo (nmero de polos en s = 0 de

To-(s), es decir, n.
ATE-UO EC PLL24

PLL de Orden 1 y de Tipo 1 (I)

Filtro: El filtro es un amplificador de ancho de banda infinito
(no es, por tanto, un filtro) F(s)= F1
ve
F1

V = k()

To-e(s) =
Siendo:

2KVKF1
s + 2KVKF1

vosc

1
s +1

= 1/(2KVKF1)

Escaln en la frecuencia de entrada:

osc(s) = e1/(s(s +1))

e
e1
osc0
ATE-UO EC PLL25

Sistema de
primer orden

e(s) = e1/s
e(t)

PLL

osc(t)

PLL de Orden 1 y de Tipo 1 (II)

Respuesta de la frecuencia relativa del oscilador ante un escaln
en la frecuencia de entrada: osc(s) = e1/(s(s +1))

osc(t) = e1(1-e-t/)

osc(t)

= 1s
= 10s

e1

0
ATE-UO EC PLL26

20

t [s]

40

60

PLL de Orden 1 y de Tipo 1 (III)

Diferencia de fases entre las seales de entrada y salida ante escaln
en la frecuencia de entrada:
Como: e(s)
Como:

= e1/s, entonces: e(s) = e1/s2

T-e(s) = s/(s + 1), entonces: (s)= T-e(s) e(s)

(s)= e1/(s(s +1)) (t) = e1(1-e-t/)

(t)

2= 10s

2 e1
1 e1
ATE-UO EC PLL27

1= 1s
0

20

t [s]

40

60

PLL de Orden 1 y de Tipo 1 (IV)

Respuesta de la frecuencia relativa del oscilador ante un escaln en
la fase de entrada:

e(t)
e

PLL

osc(t)

osc(t)

e(s) = e1/s
e(s) = s e(s) = e1
osc(s) = e1/(s +1)
osc(t) = ( e1/)e-t/

1= 1s

e1/ 1
e1/ 2
ATE-UO EC PLL28

2= 10s
0

t [s]

7,5

10

PLL de Orden 1 y de Tipo 1 (V)

Diferencia de fases entre las seales de entrada y salida ante escaln
en la fase de entrada:
Como: e(s)

= e1/s y T-e(s) = s/(s + 1), entonces:

(s)= T-e(s) e(s) = e1/(s +1) (t) = e1e-t/

(t)

e1

= 10s
= 1s
0

ATE-UO EC PLL29

20

t [s]

40

60

PLL de Orden 1 y de Tipo 1 (VI)

Evolucin de las seales ante un escaln en la fase de entrada:

ve =Vesen( e)

PLL

vosc=Voscsen( osc)

Escaln en la
fase e1 = /2
vosc
ve

La diferencia de fases entre las seales de entrada y salida acaba

anulndose y la frecuencia de ambas seales coincidiendo
ATE-UO EC PLL30

PLL de Orden 1 y de Tipo 1 (VII)

Evolucin de las seales ante un escaln en la frecuencia de entrada:

osc0

e1

ve =Vesen( e)

PLL

vosc=Voscsen( osc)

Escaln en la frecuencia
e1 = 0,25 osc0
vosc
ve

()

Es necesario que exista diferencia de fases en rgimen permanente

para que cambie la frecuencia de salida de tal forma que la frecuencia
de ambas seales coincidan.

ATE-UO EC PLL31

PLL de Orden 2 y de Tipo 1 (I)

Filtro F(s) usado:

F(s)= (1+s/ Z)/(1+s/ P)

F(s)
Entrada

R1
R2

Salida

C
F(s)= (1+ R2Cs)/[1+ (R1 + R2)Cs]
tiene un polo y un cero, siendo:

Z = 1/(R2C) y p = 1/[(R1+R2)C)]
To-(s) = 2KVKF(s)/s =

2KVK(1+R2Cs)
s[1+(R1+R2)Cs]

Tipo 1 (1 polo en s = 0)
ATE-UO EC PLL32

PLL de Orden 2 y de Tipo 1 (II)

To-(s) =

2KVK(1+R2Cs)

To-e(s) =

s[1+(R1+R2)Cs]

To-(s)
1 + To-(s)

2KVK(1+R2Cs)
To-e(s) =
s[1+(R1+R2)Cs] + 2KVK(1+R2Cs)
To-e(s) =

To-e(s) =

2KVK(1+R2Cs)
(R1+R2)Cs2 + (1+ 2KVKR2C)s + 2KVK
1+R2Cs
(R1+R2)C
2KVK

s +
2

1+ 2KVKR2C
2KVK

Orden 2 (2 polos)
ATE-UO EC PLL33

s +1

PLL de Orden 2 y de Tipo 1 (III)

To-e(s) =

1 + R2Cs
(R1+R2)C
2KVK

s2 +

1+ 2KVKR2C
2KVK

s +1

Reagrupando trminos:

To-e(s) =
siendo:

1 + s/ Z
s2/( pK) + s(1+K/ Z)/K + 1

Z = 1/(R2C), p = 1/[(R1+R2)C)] y K = 2KVK

Escaln en la frecuencia de entrada:

osc(s) =

e(s) = e1/s

(1 + s/ Z) e1
s(s2/( pK) + s(1+K/ Z)/K + 1)
ATE-UO EC PLL34

PLL de Orden 2 y de Tipo 1 (IV)

Ejemplo:

K = 105-107 Hz/rad

R2

e1

R1

Z =
Con Z

Z = 5106 rad/s
Z =

K = 107
K = 106

Salida

Entrada

Z = 5106 rad/s

osc(t)

R1
Entrada

p = 106 rad/s

K = 105
Salida

t [s]

existe ms posibilidad de optimizar la respuesta dinmica.

ATE-UO EC PLL35

PLL de Orden 2 y de Tipo 2 (I)

R2

Filtro F(s) usado:

R1

F(s)= P(1+s/ Z)/s

Entrada

C
-

+ VCC

- VCC

Salida

F(s)= [1+ (R1 + R2)Cs]/(R1Cs)

tiene un polo en cero y un cero, siendo:

Z = 1/[(R1+R2)C] y P = 1/(R1C)
To-(s) = 2KVKF(s)/s =

2KVK[1+(R1+R2)Cs]
s2R1C

Tipo 2 (2 polos en s = 0)
ATE-UO EC PLL36

PLL de Orden 2 y de Tipo 2 (II)

To-(s) =

2KVK[1+(R1+R2)Cs]

To-e(s) =
To-e(s) =
To-e(s) =

s2R1C

1 + To-(s)

2KVK[1+(R1+R2)Cs]
s2R1C + 2KVK[1+(R1+R2)Cs]
2KVK[1+(R1+R2)Cs]
R1Cs2 + 2KVK(R1+ R2)Cs + 2KVK
1 + (R1+R2)Cs
R1C
2KVK

s2 + (R1+ R2)Cs + 1

Orden 2 (2 polos)
ATE-UO EC PLL37

To-e(s) =

To-(s)

PLL de Orden 2 y de Tipo 2 (III)

1 + (R1+R2)Cs

To-e(s) =

R1C
2KVK

Reagrupando trminos:
siendo:

s2 + (R1+ R2)Cs + 1
To-e(s) =

1 + s/ Z
s2/( pK) + s/ Z + 1

Z = 1/[(R1+R2)C], P = 1/(R1C) y K = 2KVK

To-e(s) =

1 + s/ Z
s2/( pK) + s(1+K/ Z)/K + 1

Resultado
anterior

EL resultado es semejante al obtenido en el PLL de Orden 2 y Tipo 1

anterior. Luego se puede optimizar de igual forma la respuesta
dinmica. La ventaja es que al ser de Tipo 2 se anula la diferencia de
fases en rgimen permanente ante un escaln de frecuencia.
ATE-UO EC PLL38

PLL de Orden 2 y de Tipo 2 (IV)

Otra forma de realizar un PLL de Orden 2 y Tipo 2:
R2

F(s)= - [1+ R2Cs]/(R1Cs)

F(s)= - P[1+ s/ Z]/s,

R1
Entrada

siendo:

C
-

+ VCC

- VCC

Salida

Z = 1/(R2C) y P = 1/(R1C)
Procediendo como en el caso anterior:

To-e(s) =

1 + s/ Z
s2/(- pK) + s/ Z + 1

Para que salga lo mismo que en el caso anterior, K tiene que ser
negativa. Como K = 2KVK o bien KV < 0 o K < 0. En
caso contrario, el PLL sera inestable, al menos que el detector de
fases cambie el signo de K en funcin de la diferencia de fases.
ATE-UO EC PLL39

Realizacin fsica de las partes de un PLL

Vesen( e)

Voscsen( osc)

V = k()

Detector de fases

VCO

Detectores de fases
Detectores analgicos Detector basado en un mezclador.
Detectores digitales

VCOs

Detector basado en puerta o exclusiva.

Detector basado en biestable RS
activado por flancos.
Detector Fase-Frecuencia.

Osciladores de onda senoidal.

Osciladores de onda cuadrada.
ATE-UO EC PLL40

Detector de fases basado en mezclador (I)

Detector de fases
Vesen( e)

Conv.
/V

Vesen( e)

Voscsen( osc)

Voscsen( osc)

v = KmVesen( e)Voscsen( osc) = K[cos( e - osc) - cos( e + osc)],

siendo K= VeVoscKm/2. Como: e = osc0t + e y osc = osc0t + osc
v = K[cos( e - osc) - cos( e + osc + 2 osc0t )]
El segundo trmino se elimina por filtrado y queda:
v = Kcos( e - osc) = Ksen(/2 + e - osc)
Se aproxima el seno por el ngulo para valores pequeos de ste:
v K(/2 + e - osc)

ATE-UO EC PLL41

Detector de fases basado en mezclador (II)

v K(/2 + e - osc) v K( e osc),

Vesen(e)

siendo osc= osc - /2.

Voscsen(osc)

Luego se comporta como se ha previsto, pero

estando osc retrasada 90 con relacin al
comportamiento terico, definido por osc.
En qu medida senx x?
20%

y=x

y = senx

30

60

90

Error

10%
0%

20

Luego se comporta bastante linealmente si:

40

60

osc < 60, es

decir: 90 + e - osc < 60

ATE-UO EC PLL42

Detector de fases basado en mezclador (III)

Vesen(e)

1
0

Voscsen(osc)

El lmite sera:

v =Ksen( e-osc)

v =K( e-osc)

-1

e osc < 90

-90 -60 -30

Es decir: -90 < ( e osc) < 90

0 30
e-osc

60

90

Por tanto: -90 < (90 + e osc) < 90

Es decir: -180 < ( e osc) < 0

Ojo: en caso de que se superen

estos lmites, cambia el signo de
K, lo que genera problemas de
estabilidad en To-e(s). El lazo se
desenganchar.
ATE-UO EC PLL43

50%
Error
0%

-50%
-90

-30 0 30
e-osc

90

Detector de fases basado en mezclador (IV)

Ventajas:
Trabaja con seales analgicas, por lo que puede operar hasta
frecuencias muy altas (el lmite depende de la tecnologa del
mezclador).
El filtro es del doble de la frecuencia de la seal generada.

Inconvenientes:

El valor de la constante Kes K= VeVoscKm/2, es decir,

depende de la amplitud de las seales. A veces hay que
limitarlas para acotar el valor de K.

La diferencia de fases mxima posible es de 180. En este caso:

-180 < ( e osc) < 0.

ATE-UO EC PLL44

Detector de fases basado en puerta o exclusiva (I)

Detector de fases
ve( e)

Conv.
/V

vosc osc)

ve( e)

vosc( osc)

ve( e)

t
vosc( osc)

v
t
ATE-UO EC PLL45

Detector de fases basado en puerta o exclusiva (II)

ve(e)

vosc(osc)

ve( e)

Ojo: no es
simtrica
respecto a 0

ve( e)

ve( e)

t
vosc( osc)

vosc( osc)

v
v

t
vosc( osc)

360 e osc

180

v
t
ATE-UO EC PLL46

Detector de fases basado en puerta o exclusiva (III)

v max

v
0 90

180

180

ve( e)

ve( e)

t
vosc( osc)

vosc( osc)

v = v

e osc

-0,5v max

360

e osc

0,5v max

v = v

0,5vmax
Es simtrica
respecto a 90
ATE-UO EC PLL47

Detector de fases basado en puerta o exclusiva (IV)

Ahora adelantamos la representacin /2.

v
0 90

0,5v max

v 0,5v max

e osc
180

-0,5v max

e osc

-90

90

-0,5v max

El mismo evento que suceda en e osc ahora sucede /2 radianes

antes, es decir, sucede en e osc - /2 = e ( osc + /2). Esto es
equivalente a que suceda en e osc, siendo osc= osc + /2. Por
tanto, el desarrollo terico seguido es vlido para osc, estando osc
adelantada 90 con relacin a la fase realmente existente, que es osc.
El lmite sera: -90 < ( e osc) < 90, es decir: 0 < ( e osc) < 180
El valor de la constante Kes K= v max/

ATE-UO EC PLL48

Detector de fases basado en puerta o exclusiva (V)

Ventajas:
El circuito digital es relativamente sencillo, por lo que puede
operar hasta frecuencias bastante altas.
El valor de la constante Kes K=

max

/ , es decir, no

depende de la amplitud de las seales.

El filtro es del doble de la frecuencia de la seal generada.

Inconvenientes:
La diferencia de fases mxima posible es de 180. En este caso:
0 < ( e osc) < 180

ATE-UO EC PLL49

Detector de fases basado en biestable RS

activado por flanco (I)
Cmo activar un biestable RS por flanco y no por nivel?
A
B

A
B

A
t

tr
t

t
B

B
t
Un 1 en B slo en el
flanco de bajada de A.

tr

t
Un 1 en B slo en el
flanco de subida de A.

ATE-UO EC PLL50

Detector de fases basado en biestable RS

activado por flanco (II)
AS

BS
S

AR
BR
AS

AS
t
AR

AR
t

Biestable RS activado
por flanco de bajada

Q
t

ATE-UO EC PLL51

Detector de fases basado en biestable RS

activado por flanco (III)
Detector de fases
ve( e)

Conv.
/V

vosc( osc)

ve( e)

ve( e)

R
vosc( osc)

t
vosc( osc)

t
ATE-UO EC PLL52

Detector de fases basado en biestable RS

activado por flanco (IV)
ve(e)

R
vosc(osc)

Ojo: no es

simtrica
respecto a 0

ve( e)

180

ve( e)

ve( e)

t
vosc( osc)

vosc( osc)

vosc( osc)

v
t

v
v

360 e osc

v
t

t
ATE-UO EC PLL53

ve(e)

Detector de fases basado en biestable RS

activado por flanco (V)
Modificamos el nivel de tensin y

retrasamos e osc radianes.

vosc(osc)

v max

v 0,5v max
180

-180
0

180

360
e
osc

e osc

-0,5v max

Ahora es osc= osc + . Por tanto, el desarrollo terico seguido es

vlido para osc, estando osc adelantada 180 con relacin a la fase
realmente existente, que es osc.
El lmite sera: -180 < ( e osc) < 180, es decir: 0 < ( e osc) < 360
El valor de la constante Kes K= v max/(2)

ATE-UO EC PLL54

Detector de fases basado en biestable RS

activado por flanco (VI)
Ventajas:
La diferencia de fases mxima posible es de 360. En este caso:
0 < ( e osc) < 360
El valor de la constante Kes K=

max

/(2), es decir, no

depende de la amplitud de las seales.

Inconvenientes:
El filtro es de la frecuencia de la seal generada.
El circuito digital es relativamente complejo, por lo que no puede
operar a frecuencias muy altas.
ATE-UO EC PLL55

Detector Fase-Frecuencia (I)

Idea general: Conseguir tener el equivalente a dos detectores basados
en biestables activados por flancos: uno que funcione para
diferencias de fases relativas de entre 0 y 360 y otro entre 360 y 0.

v max

v
0

180

360
e
osc

v max

v
-360
-180

180

360
e
osc

-v max
ATE-UO EC PLL56

Detector Fase-Frecuencia (II)

Detector de fases
ve(e)

ve(e)

Conv.
/V

VU

R
S

vosc(osc)

VD

vosc(osc)

v max

v
-360

-180
0

180

360
e
osc

-v max
ATE-UO EC PLL57

ve(e)

v
-

R
S

Detector Fase-Frecuencia (III)

VU

-360

-180
0

VD

ve( e)

ve( e)

t
vosc( osc)

v
ATE-UO EC PLL58

360
e
osc

ve( e)

t
vosc( osc)

t
t

t
vosc( osc)

vD

180

-v max

vosc(osc)

vU

v max

vU
vD

v t v

t
t

vU
vD

v v
t

t
t
t

ve(e)

R
S
R

Detector Fase-Frecuencia (IV)

VU

v
-

Cmo es uno de estos circuitos?

VD

vosc(osc)

S
ve( e)

vosc( osc)

R
S

ATE-UO EC PLL59

VU

VD

ve(e)

S
R
vosc(osc)

VU
+

Detector Fase-Frecuencia (V)

v v max

v
-

VD

e osc
-360

-180

180

360

Una transferencia como sta

es ms deseable, ya que no
se produce cambio de signo
de K.

Circuito real
usado en el
PLL CD4046

ATE-UO EC PLL60

Detector Fase-Frecuencia (VI)

Ventajas:
La diferencia de fases mxima posible es de 720. En este caso:
-360 < ( e osc) < 360
El valor de la constante Kno depende de la amplitud de las
seales.
Es el detector de fase con mejor enganche.

Inconvenientes:
El filtro es de la frecuencia de la seal generada.
El circuito digital es relativamente complejo, por lo que no puede
operar a frecuencias muy altas.

ATE-UO EC PLL61

VCOs de forma de onda senoidal

Ejemplo real (obtenidos del ARRL Handbook 2001):
Disposicin de los diodos varicap
para compensar el efecto de
condensador no lineal que presentan.

ATE-UO EC PLL62

VCOs de forma de onda cuadrada

Son multivibradores astables controlados por tensin

Vcond

+ VCC
RB

Vramp

Vcomp

vosc

vc

Vcond

Frecuencia de oscilacin:

+
Vcomp

f = (VCC-vc)/(RBCVramp)

+
-

vosc

ATE-UO EC PLL63

Parmetros caractersticos de los PLLs (I)

Margendemantenimientoesttico(hold-in range):Esla
diferenciadefrecuenciasdeentradaentrelasqueellazopermanece
enganchadoenlassiguientescondiciones:partimosdellazoenganchado
ycambiamoslafrecuenciadeentradamuylentamente.

Margendemantenimientodinmico(pull-out range):Esla
diferenciadefrecuenciasdeentradaentrelasqueellazopermanece
enganchadoenlassiguientescondiciones:partimosdellazoenganchado
ycambiamoslafrecuenciadeentradabruscamente(es,portanto,elvalor
delescalndefrecuenciadeentradaqueacabamosdedar).

Margendeenganchelineal(lock-in range):Esladiferenciade
frecuenciasdeentradaentrelasqueellazoseenganchatrabajandoel
detectordefasesdeformalineal.

Margendeenganchenolineal(pull-in range):Esladiferencia
defrecuenciasdeentradaentrelasqueellazoseenganchaaunqueel
detectordefasesllegueatrabajardeformanolineal.
ATE-UO EC PLL64

Parmetros caractersticos de los PLLs (II)

fosc0
Margen de enganche
lineal (lock-in)
Margen de mantenimiento
dinmico (pull-out)
Margen de enganche no lineal (pull-in)
Margen de mantenimiento esttico (hold-in)

Errordefase:Esladiferenciadefasesdeentradaysalida.Depende
deltipodedetectordefasesydelfiltrousadosy,aveces,delafrecuencia
deoscilacin.
ATE-UO EC PLL65

Ejemplo de PLL en un circuito integrado: el LM 565 (I)

Esquema de bloques

ATE-UO EC PLL66

Ejemplo de PLL en un circuito integrado: el LM 565 (II)

Esquema interno

Celda de Gilbert

Amp. Op.

VCO

ATE-UO EC PLL67

Sintetizadores de frecuencia con PLLs (I)

Idea bsica
Oscilador
a Xtal

ve

vosc

V = k()
Detector de fases

Filtro pasa-bajos

VCO

N
Divisor de
frecuencias

ATE-UO EC PLL68

Sintetizadores de frecuencia con PLLs (II)

vXtal, fXtal

vVCO, fVCO
V = k()

vdiv, fVCO/N

vVCO
t

vdiv

vXtal

t
ATE-UO EC PLL69

Sintetizadores de frecuencia con PLLs (III)

vXtal, fXtal

vVCO, fVCO
V = k()

vdiv, fVCO/N

Ejemplo: N = 20

vVCO

vdiv
t

vXtal

Cuando el PLL est enganchado, fXtal = fvco/N fvco = fXtalN

Luego podemos cambiar la frecuencia cambiando N.
ATE-UO EC PLL70

Sintetizadores de frecuencia con PLLs (IV)

Sintetizador con divisor programable

fVCO=NPfXtal

fXtal
V = k()

NP
Programacin del contador
La frecuencia de salida cambia a escalones f

= fXtal.

Problema: los contadores programables tienen frecuencias

mximas de uso no muy altas Solucin: combinar contadores
fijos y programables.
ATE-UO EC PLL71

Sintetizadores de frecuencia con PLLs (V)

Sintetizador con divisores fijo y programable

fXtal

fVCO=NFNPfXtal

V = k()

NP

NF

Programacin del contador

La frecuencia de salida es fvco

= NF NPfXtal

La frecuencia de salida cambia a escalones f

= NFfXtal.

Problema: fXta acaba siendo demasiado pequea filtro sea de

relativamente baja frecuencia cambios de frecuencia lentos.
Solucin: sintetizadores de doble mdulo

ATE-UO EC PLL72

Sintetizadores de frecuencia con PLLs (VI)

Sintetizadores de doble mdulo

fXtal

fVCO=NfXtal

V = k()

NP

NP

(P+1)/P
(P+1)/P

En este caso:

Reset

fVCO=NfXtal,

siendo:

Reset

N = NPP + A
NP max NP NP min
y

ATE-UO EC PLL73

Amax A 1

Sintetizadores de frecuencia con PLLs (VII)

fXtal
V = k()

Necesariamente tiene que

NP

NP

Estudio del sintetizador de

doble mdulo (I)

fVCO=NfXtal

ser NP min

(P+1)/P
(P+1)/P

Reset

Reset

Amax

El bloque (P+1)/P divide inicialmente

P+1 y slo cambia a dividir por P

cuando el bloque A ha contado A
por

pulsos a la salida del bloque (P+1)/P,

es decir, (P+1)A pulsos del VCO.

A partir de es momento, an quedan

(NP-A) pulsos a la salida del

bloque (P+1)/P para que se complete un ciclo de conteo, es decir,

P(NP-A) pulsos del VCO. Por tanto, el nmero total de pulsos N para
completar un ciclo de conteo a la salida del bloque N es:

N = (P+1)A + P(NP-A) = NPP + A

ATE-UO EC PLL74

Sintetizadores de frecuencia con PLLs (VIII)

fXtal

fVCO=NfXtal

V = k()

NP

NP

(P+1)/P
(P+1)/P

Reset

Reset

Estudio del sintetizador de

doble mdulo (II)
Supongamos que queremos
que vare la generacin de
frecuencias a escalones siempre
constantes. Entonces tiene que
cumplirse:

(NPP + Amax) +1 = (NP + 1)P + 1

Aumentar en 1 el valor Amax = Poner el mnimo en A (=1)
y aumentar NP en 1

Por tanto:

Amax = P. Si Amax > P, la misma frecuencia se puede

generar con dos combinaciones distintas de A y de N P. Si

quedan frecuencias sin generar. Por tanto, siempre

Amax < P,

Amax P.
ATE-UO EC PLL75

Sintetizadores de frecuencia con PLLs (IX)

fXtal

fVCO=NfXtal

V = k()

NP

NP

Estudio del sintetizador de

doble mdulo (III)

Como:

(P+1)/P
(P+1)/P

Reset

Reset

NP max NP NP min,
Amax A 1,
NP min Amax P y
N = NPP + A, entonces:
Nmin = P2 + 1

Los escalones de frecuencia de salida son:

f = (NPP + A)fXtal - (NPP + A - 1)fXtal = fXtal

Valores normalizados de P son: 5, 8, 15, 20, 32, 40 y 80.
ATE-UO EC PLL76

Ejemplos de sintetizadores de frecuencia con PLLs (I)

Sintetizador para transmisor de CB (Citizens Band) de
26,965 MHz hasta 27,405 MHz en saltos de 10 kHz (I)
1- Con sintetizador con fXtal
divisor programable:

fVCO=NPfXtal
V = k()

NP
Como necesitamos
elegimos fXtal
Y como
max

f = 10 kHz, supongamos que

= 10 kHz.

fVCO = NPfXtal, entonces sera NP min = 2696,5 y NP

= 2740,5. Pero esto no es vlido porque los divisores

deben ser nmeros enteros. Tenemos que multiplicar estos

valores por 2
por 2 (fXtal

(NP min = 5393 y NP max = 5481) y dividir fXtal

= 5 kHz).

ATE-UO EC PLL77

Ejemplos de sintetizadores de frecuencia con PLLs (II)

Sintetizador para transmisor de CB de 26,965 MHz
hasta 27,405 MHz en saltos de 10 kHz (II)

26,965 MHz27,405 MHz

fXtal = 5 kHz
V = k()

NP
5393 NP 5481
Se generan frecuencias a saltos de 5 kHz (no es un problema).
El divisor programable es una frecuencia bastante alta (aunque
posible)
ATE-UO EC PLL78

Ejemplos de sintetizadores de frecuencia con PLLs (III)

Sintetizador para transmisor de CB de 26,965 MHz
hasta 27,405 MHz en saltos de 10 kHz (III)
2- Con sintetizador con
divisores fijo y programable:

fXtal

fVCO=NFNPfXtal
V = k()

N P

NF

Supongamos que queremos que la frecuencia en la entrada del

divisor programable sea menor que 5 MHz. Entonces elegimos

NF =

8, de tal forma que la frecuencia mxima a la entrada del divisor

programable sea 27,405/8 = 3,425625 MHz < 5 MHz. Como realmente
necesitamos

f = 5 kHz, entonces fXtal = f/NF = 625 Hz. Los

valores de NP sern
max

NP= fVCO/(NFfXtal), es decir: NP min = 5393 y NP

= 5481 (lo mismo que en el caso anterior).

ATE-UO EC PLL79

Ejemplos de sintetizadores de frecuencia con PLLs (IV)

Sintetizador para transmisor de CB de 26,965 MHz
hasta 27,405 MHz en saltos de 10 kHz (IV)

fXtal = 625 Hz

26,965 MHz27,405 MHz

V = k()

NP

NF=8

5393 NP 5481
El divisor programable es de frecuencia ms baja (ms asequible).
La frecuencia del oscilador es bastante baja, por lo que tambin lo
es la de corte del filtro y, por lo tanto, el lazo es lento.
ATE-UO EC PLL80

Ejemplos de sintetizadores de frecuencia con PLLs (V)

Sintetizador para transmisor de CB de 26,965 MHz
hasta 27,405 MHz en saltos de 10 kHz (V)
3- Con sintetizador de doble mdulo :
Mantenemos en 5 MHz la mxima
frecuencia en la entrada del divisor

P = 8. Como
necesitamos f = 5 kHz, entonces
fXtal = 5 kHz. Elegimos Amax = P. Los
programable. Elegimos

fVCO=NfXtal

fXtal
V = k()

N P

(P+1)/P
(P+1)/P

Reset

Reset

valores mximo y mnimo de N son

los mismos que los calculados antes
para NP:

Nmin = 5393 y Nmax = 5481

Por tanto: Nmin

= 5393 = NP min8 + 1 NP min = 674

ATE-UO EC PLL81

Ejemplos de sintetizadores de frecuencia con PLLs (VI)

Sintetizador para transmisor de CB de 26,965 MHz
hasta 27,405 MHz en saltos de 10 kHz (VI)
Y tambin:

Nmax = 5481 = NP max8 + A

Ahora hay que ver qu par de valores enteros de

NP max y A

cumplen la ecuacin anterior:

A
NP max

685 684,875 684,475 684,625

Luego:

684,500 684,375 684,250 684,125

NP max = 685
Resumen:

ATE-UO EC PLL82

A 26,965 MHz

NP = 674 y A = 1

A 27,405 MHz

NP = 685 y A = 1

Ejemplos de sintetizadores de frecuencia con PLLs (VII)

Sintetizador para transmisor de CB de 26,965 MHz
hasta 27,405 MHz en saltos de 10 kHz (VII)

fXtal = 5 kHz

26,965 MHz

NP=674 y A=1

27,405 MHz

NP=685 y A=1

V = k()

674NP685

NP

9/8
(P+1)/P

Reset

Reset

1A8
ATE-UO EC PLL83

Sintetizadores de frecuencia con PLLs y con mezclador (I)

En caso de necesitar sintetizar frecuencias mayores que
las de funcionamiento de los divisores de frecuencia

fXtal1

fVCO

V = k()
Detector de fases

Filtro pasa-bajos

VCO

NP
Divisor de
frecuencias
programable

Filtro
pasa-bajos

fXtal2

Se cumple:

(fVCO - fXtal2)/NP = fXtal1 fVCO = fXtal1NP + fXtal2

ATE-UO EC PLL84

Sintetizadores de frecuencia con PLLs y con mezclador (II)

fXtal1

fVCO1

V = k()
VCO

NP1
fXtal2
V = k()

NP2

VCO

fVCO2

Se cumple:

(fVCO1 fVCO2)/NP1 = fXtal1 y fVCO2/NP2 = fXtal2

fVCO1 = fXtal1NP1 + fXtal2NP2

ATE-UO EC PLL85

Otros sistemas de generacin precisa de seales de

alta frecuencia sin PLLs

fXtal

fsal = fXtal + fVFO

fVFO
VFO

Oscilador a cristal: de frecuencia

relativamente alta y precisa, pero constante.
Oscilador de frecuencia variable (VFO):
frecuencia menos precisa pero variable.

fXtal
fsal
Con multiplicador de
frecuencia (por 2)

fsal = 2fXtal + fVFO

fVFO
VFO

ATE-UO EC PLL86