Diseo de CIs I

Captulo 4
Estilos de diseo y costes
asociados

28-10-2009

Diseo de CIs I

Diseo y fabricacin de ASICs

ASIC : Application Specific
Integrated Circuit

Diseo

Diseador

Fabricacin prototipos

Fabricante

Test prototipos
Fabricacin serie
Test serie

28-10-2009

Fab + diseador

Fabricante

Fab + diseador
(test muestral)

Diseo de CIs I

Costes
Diseo

Fabricacin prototipos

Test prototipos

Fabricacin serie

Test serie

28-10-2009

Tiempo de diseador + CAD

Mscaras
Obleas
Proceso
Encapsulado
Definicin vectores test
Programa de test
Test
Obleas
Proceso
Encapsulado
Test

Diseo de CIs I

Costes
Coste no recurrentes (NRE)
Diseo (*)
Mscaras
Vectores de test

CT CD (*) NRE RE n _ unidades

Programa de test

(+ riesgo de rediseo)

Costes recurrentes (RE)

Obleas (prototipos + serie)
Proceso (idem)
Encapsulado (idem)

28-10-2009

Diseo de CIs I

Estilos de diseo

Full Custom

Celdas Estndar

Cell-Based

28-10-2009

Gate Arrays

FPGAs,
LCAs,....

Sea of Gates

Diseo de CIs I

Full-custom

prestaciones ptimas

GA / SoG

coste de fabricacin

tiempo de diseo

28-10-2009

Standarcells

Diseo de CIs I

Vas

Vdd

Transistores N

28-10-2009

Layout (en una Vas

tecnologa
CMOS de doble pozo) de la
celda bsica de un gatearray. En las sucesivas
Los cuadrados que aparecen a lo largo
figuras
se
explica
su
y ancho de la celda son posibles
estructura.
Cada celda
est compuesta por 2
contactos;
de
hecho Salida
sondel vas
transistores N y dos transistores
P
(perforaciones) que llegan
a las
inversor
unidos.....
porlosel dos
drenador-fuente;
las
transistores Pconestn
estructuras inferiores del gate-array.
Supongamos
que
desea
construir
un
puertas
de lapor
pareja
de
transistores
unidos
el se
drenador
de uno y N
la
Si se recubren dos de ellas con un
Para
ello
deberamos
y Pinversor.
superiores
comn,
y
la
puerta
de
la
fuente del otro, lo mismo ocurre
mismo layer de metal, las dos
conectar
transistores
pareja
inferior
tambin
comn.Ncomo se
con
los los
dos
transistores
estructuras que estn por debajo de
muestra en el esquema. Dicha conexin
dichas vas quedan interconectadas
se puede realizar con una pista de
metal adicional como se muestra en la
figura siguiente ...

Entrada al
inversor

Gnd

Transistores P

Diseo de CIs I

Vdd
Entrada
al inversor

Salida del
inversor
Gnd

Salida del
inversor

28-10-2009

Vdd

Entrada
al inversor

Gnd

Diseo de CIs I

Pista de conexionado

Columna de celdas

Anillo de pads

GATE-ARRAY
28-10-2009

Diseo de CIs I

FPGAs
28-10-2009

10

Diseo de CIs I

Estilos de diseo

Gate Arrays
Full Custom

Sea of Gates

FPGAs
evolucionadas

Cell-Based

Celdas Estndar

28-10-2009

11

Diseo de CIs I
Alternativa de
diseo

Fullcustom

En qu consiste?

El diseador dibuja cada uno de los

transistores del circuito

Ventajas

Control total de las dimensiones de

los transistores
Muy altas prestaciones alcanzables
Densidad de integracin muy alta
No restricciones sobre circuitera
analgica

Costes de diseo relativamente

reducidos
Posibilidad de utilizar mdulos
complejos y programables (RAMs,
El diseador dispone de una librera PLAs,... etc)
Standard de celdas suministrada por el
Riesgo de re-diseo bajo
cells
fabricante
La densidad de integracin
alcanzable es menor que en fullcustom pero mayor que con gatearrays
Herramientas CAD ms eficientes

Gatearrays

Costes de fabricacin reducidos

(slo mscaras de personalizacin)
Salvo las mscaras de
El tiempo de fabricacin se reduce
personalizacin, el resto de
Costes de diseo similares a los de
mscaras son comunes. El fabricante
las standar-cells
suministra la librera de celdas
Riesgo de re-diseo similar al de las
standar-cells

No hay costes de fabricacin a la

medida. No mscaras
El diseador personaliza el circuito Costes de diseo similares a los
en su propio laboratorio a travs de alcanzables con las dos alternativas
FPGAs fusibles/antifusibles, transistores anteriores
EPROM o celdas de memoria SRAM El riesgo de re-diseo no es
relevante
22-10-08
Tiempo de diseo muy corto

Desventajas
Coste de diseo muy alto
Todas las mscaras son necesarias
Riesgo de re-diseo alto
Las herramientas de ubicacin y
conexionado (y hasta cierto nivel los
simuladores) son poco eficientes
Test difcil

Cundo es
recomendable su uso?

Circuitos de muy alta velocidad, de

muy bajo consumo, o prestaciones
muy altas
Volmenes de produccin muy
elevados

El diseador slo tiene acceso a las

celdas de la librera, y no puede
modificarlas. Los transistores no se
pueden dimensionar a gusto del
Circuitos de prestaciones
diseador
altas/medias
Se requieren todas las mscaras
Volmenes de produccin altos
Las prestaciones alcanzables son
menores que en full-custom pero
mayores que con gate-arrays
Se obtienen prestaciones ms bien
bajas por cuanto todos los
transistores tienen el mismo
tamao, y las conexiones suelen ser
largas
Baja densidad de integracin
Dificultad en el uso de mdulo
programables dentro del ASIC

ASICs de prestaciones
medias/bajas
Volmenes de produccin
medios/bajos, que si se
implementaran con standar-cells
llevaran a unos precios/chip
excesivos

Bajas prestaciones (en relacin a las

alternativas anteriores)
Necesidad de programar una a una
toda las unidades
Slo circuitera digital

Circuitos digitales con un volumen de

produccin bajo
Muy adecuado en las fases de
desarrollo y para la salida rpida a
mercado
12

Diseo de CIs I

1- Las standard cells de EPSON

2- El servicio Hardcopy de ALTERA
3- Los productos que ofrece la compaa CAST Inc
Tamao: del orden de 1-2 pginas por cada uno de ellos
ATENCIN: Vuestras respuestas han de ser claras, fruto de una mnima
reflexin, y propias.
NO ES SUFICIENTE CON HACER CUT-PASTE DE LAS PGINAS WEB,
Y NO ES SUFICIENTE CON TRADUCIR
LITERALMENTE LO QUE PONE EN DICHAS PGINAS, de acuerdo?.
Cada grupo debe preparar sus propias respuestas.
28-10-2009

13

Diseo de CIs I

1- Las standard cells de EPSON

EPSON tiene una divisin que ofrece tanto tecnologa y herramientas
para el diseo de ASICs en diversas modalidades (Gate-Arrays,
Embedded-Arrays, Standard-Cells, Macrocells), como un servicio de
diseo.
El trabajo a realizar es:
1.Identificar qu son cada una de estas 4 opciones,
2.Centrndose en las Standard Cells, explicar qu tecnologas ofrece
EPSON,
3.Explicar someramente el tipo de celdas que ofrecen en su librera de
celdas (para Standard Cells) y
4.Explicar hasta qu nivel permiten al cliente disear su propio ASIC.

28-10-2009

14

Diseo de CIs I

2- El servicio Hardcopy de ALTERA

ALTERA como sabis es una compaa que ofrece una amplia gama de
FPGAs, algunas de ellas muy evolucionadas. Ofrece adems un servicio
muy interesante, el llamado Hardcopy que es el que quiero que
descubris exactamente en que consiste.
La explicacin de qu es este servicio debera ir acompaada de una
breve explicacin de qu familias de FPGAs se ofrecen dentro de este
servicio y una reflexin de las ventajas que ofrece este servicio sobre las
FPGAs ms convencionales.

28-10-2009

15

Diseo de CIs I

3- Los productos que ofrece la compaa CAST Inc

Las preguntas son:
1.qu tipo de productos ofrece la compaa CAST?,
2.Lista los productos que ofrece (no me importa si no estn todos), y
explica un poco cmo podras utilizarlos t, como diseador de ASICs que
eres.

28-10-2009

16