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Captulo 4
Estilos de diseo y costes
asociados
28-10-2009
Diseo de CIs I
Diseo
Diseador
Fabricacin prototipos
Fabricante
Test prototipos
Fabricacin serie
Test serie
28-10-2009
Fab + diseador
Fabricante
Fab + diseador
(test muestral)
Diseo de CIs I
Costes
Diseo
Fabricacin prototipos
Test prototipos
Fabricacin serie
Test serie
28-10-2009
Diseo de CIs I
Costes
Coste no recurrentes (NRE)
Diseo (*)
Mscaras
Vectores de test
Programa de test
(+ riesgo de rediseo)
28-10-2009
Diseo de CIs I
Estilos de diseo
Full Custom
Celdas Estndar
Cell-Based
28-10-2009
Gate Arrays
FPGAs,
LCAs,....
Sea of Gates
Diseo de CIs I
Full-custom
prestaciones ptimas
GA / SoG
coste de fabricacin
tiempo de diseo
28-10-2009
Standarcells
Diseo de CIs I
Vas
Vdd
Transistores N
28-10-2009
Entrada al
inversor
Gnd
Transistores P
Diseo de CIs I
Vdd
Entrada
al inversor
Salida del
inversor
Gnd
Salida del
inversor
28-10-2009
Vdd
Entrada
al inversor
Gnd
Diseo de CIs I
Pista de conexionado
Columna de celdas
Anillo de pads
GATE-ARRAY
28-10-2009
Diseo de CIs I
FPGAs
28-10-2009
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Diseo de CIs I
Estilos de diseo
Gate Arrays
Full Custom
Sea of Gates
FPGAs
evolucionadas
Cell-Based
Celdas Estndar
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Diseo de CIs I
Alternativa de
diseo
Fullcustom
En qu consiste?
Ventajas
Gatearrays
Desventajas
Coste de diseo muy alto
Todas las mscaras son necesarias
Riesgo de re-diseo alto
Las herramientas de ubicacin y
conexionado (y hasta cierto nivel los
simuladores) son poco eficientes
Test difcil
Cundo es
recomendable su uso?
ASICs de prestaciones
medias/bajas
Volmenes de produccin
medios/bajos, que si se
implementaran con standar-cells
llevaran a unos precios/chip
excesivos
Diseo de CIs I
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Diseo de CIs I
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