Flip Flops

Circuitos secuenciales
FLIP - FLOPS
Latch transparente muestrea las entradas todo el tiempo que
el reloj permanezca activado (en 1).
Cambia de estado cuando un borde de la seal de reloj es
aplicada.
Dispositivos disparados por flanco muestrean las entradas en
el borde del evento
Generan el enganche del dato de entrada si la ventana de
muestreo es pequea cuando el latch est viendo las entradas
de los datos (flip-flop).
Las entradas de reloj dinmicas y los latches que las usan
reducen la ventana a un tiempo muy pequeo alrededor del
borde del reloj.
Hay dos tipos de entradas de reloj dinmicas: disparadas por
flanco positivo o negativo y master-slave.
Eliminan la combinacin no permitida para el latch R-S.
J-K Flipflop
Cmo eliminar el estado prohibido?
Idea: use la salida realimentada
para garantizar que R y S
nunca sern uno
R-S
latch
\Q
Q
\Q
J, K ambos a uno mantienen

toggle
Q*
Funcin
Mantiene
Reset
Set
Toggle
Characteristic Equation:
Q+ = Q K + Q J
J-K Flipflop
K
R-S
latch
\Q
Q
\Q
100
J
K
Q
\Q
Correccin Toggle: Cambio de estado por cada evento de reloj

Solucin: Master/Slave Flipflop
Flipflop J-K Master/Slave
Etapa Master
K
R
S
\Q
R-S
Latch
Etapa Slave
\P
R
S
\Q
\Q
R-S
Latch
Clk
Muestrea entradas mientras clock alto
Muestrea entradas mientras clock bajo
Usa
Usatiempo
tiempopara
pararomper
rompercamino
caminorealimentacin
realimentacinde
desalida
salidaaaentradas
entradas
Set
Reset
1's
Catch
Toggle
100
J
K
Clk
P
\P
Q
\Q
Master
outputs
Slave
outputs
Operacin
Correcta
Del toggle
J
CK
Q*
Tabla de excitacin
Diagrama de estados
JK
1d
0d
0
00
01
10
11
Q*
d0
1
d1
Ecuacin caracterstica
Q* K . Q J . Q
Edge-Triggered Flipflops
1's Catching: a 0-1-0 glitch on the J or K inputs leads to a state change!
forces designer to use hazard-free logic
Solution: edge-triggered logic
D
Negative Edge-Triggered
D flipflop
Holds D when
clock goes low
4-5 gate delays
0
R
Clk=1
setup, hold times

necessary to successfully
latch the input
Q
S
0
Holds D when
clock goes low
Negative edge-triggered FF
when clock is high
Characteristic Equation:
Q+ = D
Edge-triggered Flipflops
Step-by-step analysis
D
D
R
D
R
Q
Clk=0
Clk=0
D'
S
2
D' D
when clock goes high-to-low
data is latched
when clock is low
data is held
Positive vs. Negative Edge Triggered Devices
100
D
Clk
Qpos
Positive edgetriggered FF
\ Qpos
Qneg
Negative edgetriggered FF
\ Qneg
Positive Edge Triggered

Inputs sampled on rising edge
Outputs change after rising edge
Negative Edge Triggered

Inputs sampled on falling edge
Outputs change after falling edge
Toggle Flipflop
Formed from J-K with both inputs wired together
7474
Latch transparente muestrea entradas todo el

tiempo que el reloj permanezca activado (en 1)
Dispositivos disparados por flanco muestrean
las entradas en el borde del evento
Clk
Flip flip disparado
por borde positivo
Timing Diagram:
D
7476
D
Clk
C
Clk
Latch sensible
a nivel
Circulo si es
disparado
por borde negativo
Q
Q
7474
7476
Igual comportamiento a menos que cambien las
entradas mientras el reloj es alto
Tabladetransicin
Tabladeexcitacin
D
0
1
X
X
Reloj
0
1
Q*
FlipFlop
D
0
1
Q
Q
Q*
00
01
10
11
D
0
1
0
1
Diagramadeestados:
D
1
0
0
1
1
Ecuacincaracterstica:
Q* D
Circuitos equivalentes de Flip-flops
Flip-flop JK
Flip-flop T
Flip-flop T
Flip-flop D
Flip-flop T
Aplicaciones de Flip-Flops
Aplicaciones de Flip-Flops
Latches vs. Flipflops
Input/Output Behavior of Latches and Flipflops
Type
unclocked
latch
When Inputs are Sampled

always
When Outputs are Valid

propagation delay from
input change
level
sensitive
latch
clock high
(Tsu, Th around
falling clock edge)

input change
positive edge
flipflop
clock lo-to-hi transition

(Tsu, Th around
rising clock edge)

rising edge of clock
negative edge
flipflop
clock hi-to-lo transition

(Tsu, Th around
falling clock edge)

falling edge of clock
master/slave
flipflop
clock hi-to-lo transition

(Tsu, Th around
falling clock edge)

falling edge of clock

Flip Flops

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J, K ambos a uno mantienen

Correccin Toggle: Cambio de estado por cada evento de reloj

Muestrea entradas mientras clock alto

Muestrea entradas mientras clock bajo

4-5 gate delays

setup, hold times

Positive Edge Triggered

Negative Edge Triggered

Latch transparente muestrea entradas todo el

When Inputs are Sampled

When Outputs are Valid

propagation delay from

clock lo-to-hi transition

propagation delay from

clock hi-to-lo transition

propagation delay from

clock hi-to-lo transition

propagation delay from

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