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PRINCIPIOS DE DISEO DE

LGICA SECUENCIAL

Sistemas Digitales I 1
Un circuito lgico secuencial es aquel cuyas salidas no
solo dependen de sus entradas actuales, si no tambin de
una secuencia de entradas anterior.
El estado de un circuito secuencial es una coleccin de
variables de estado, cuyos valores en cualquier momento
contienen toda la informacin pasada necesaria para
establecer el comportamiento futuro del circuito.
Estabilidad: En la figura se muestra un circuito con lazo
de realimentacin, lo que implica que debe satisfacerse
la ecuacin booleana.

z (t ) x(t ). z (t )

Sistemas Digitales I 2
Si la puerta tiene un retardo de propagacin distinta a
cero.
Z(t)=x(t-tpd) z(t-tpd)

Luego la seal de salida z(t) ya no es funcin de su valor


actual, sino que depende del valor anterior z(t-tpd) que
puede ser distinto de z(t).

Metaestabilidad: La condicin en la que una seal tiende


de igual forma hacia 0 y hacia 1 y por consiguiente a
estar estacionaria en un valor intermedio, se llama
metaestabilidad.

Sistemas Digitales I 3
La metaestabilidad se puede producir cuando las
entradas del biestable no estn sincronizadas con su
reloj y no respetan los parmetros temporales dados por
el fabricante, en particular los tiempos de
establecimiento (tsetup) y mantenimiento (thold). Si el
valor de las entradas cambia en el tiempo dado por:
tsetup + thold el biestable puede quedar en estado
metaestable.
Esto puede tener graves consecuencias, puesto que la
salida ofrecida por el biestable puede ser interpretada
como H por unos componentes del sistema y como L por
otros, causando as un mal funcionamiento de
caractersticas impredecibles.

Sistemas Digitales I 4
metaestable

Una moneda tiene dos


posiciones estables sobre
sus caras, y una posicin
metaestable sobre su
canto

estable estable

Sistemas Digitales I 5
Donde gi, hi, son funciones booleanas, que podemos
escribir en notacin vectorial

Sistemas Digitales I 6
Z1 X1 Y 1
Z 2 X 2 Y 2
Z ; X ; Y
... ... ...

Zm Xn Yr

Donde Zi, Xi, Yi son variables binarias.


Todos los vectores de la ecuacin anterior dependen del
tiempo.

Sistemas Digitales I 7
Tablas y Diagramas de Estados: La relacin funcional
existente entre la entrada, la salida, el estado
presente y el estado siguiente se muestran de manera
clara en la tabla de estados o en el diagrama de
estados.

Sistemas Digitales I 8
Y
x/z Estado
Siguiente

Entrada/Salida

Estado
Actual

Sistemas Digitales I 9
Tipos de circuitos secuenciales

Existen dos tipos de circuitos secuenciales:

1. Sincrnicos: Son sistemas cuyo comportamiento


puede definirse a partir del conocimiento de sus
seales en instantes discretos de tiempo.

2. Asincrnicos: Depende del orden que cambien las


seales de entrada y pueda ser afectadas en un
instante dado de tiempo.

Sistemas Digitales I 10
El Reloj (Clock)

El Periodo (T): es el tamao en tiempo de un ciclo.

La Frecuencia (f): es el inverso del periodo, 1/T y est


dada en Hertz (Hz).

Ejemplo:
Una seal con frecuencia de 200 MHz,
corresponde a una seal que tenga un periodo de 5
ns.

En la mayora de los sistemas sincrnicos, los cambios


ocurren en las transiciones donde la seal cambia de 0 a
1 de 1 a 0.

Sistemas Digitales I 11
Sistemas Digitales I 12
Circuito de reloj de 1 Hz

Sistemas Digitales I 13
Consideraciones de Diseo:

Sistemas Digitales I 14
Elementos Biestables: Tienen dos estados estables.
El elemento biestable es tan simple que no tiene
entradas, y por lo tanto, no hay manera de controlar o
cambiar su estado. Cuando se le aplica por primera vez
energa al circuito, se queda aleatoriamente en uno a
otro estado y permanece ah para siempre.

Q VE2 VS1
1 1 0
0 0 1

Sistemas Digitales I 15
Latch Set-Reset: Estructura NOR

Sistemas Digitales I 16
Latch Set-Reset: Estructura NAND

Sistemas Digitales I 17
Latch SR Sincronizado: Mediante una seal de control
se inhibe los cambios de estado de un Latch SR, y se
activa la seal de control para habilitar el Latch de
modo que responda a los nuevos valores de S y R.

Sistemas Digitales I 18
FLIP-FLOPS
Un flip-flop es una celda binaria capaz de almacenar un
bit de informacin. Tiene dos salidas, una para el valor
normal y una para el valor complementario.
La diferencia entre los diversos tipos de flip-flops est
en el nmero de entradas que posean y la manera en la
cual las entradas afectan el estado binario.
Tipos
Flip-Flop SR (Latch)
Flip-Flop D
Flip-Flop JK
Flip-Flop T

Sistemas Digitales I 19
En el mercado existen diversos tipos de biestables, que
se clasifican de acuerdo a su lgica de disparo y a su
tipo de sincronismo. De este conjunto, los de utilidad
prctica se muestran en negrita en el cuadro siguiente:

Sistemas Digitales I 20
Entradas Asncronas.

SET
SET RESET FF
J Q
Operacin
1 1 Sincrnica
CK
0 1 Q=1 SET
1 0 Q=0 CLEAR
K Q
No se utiliza
0 0 AMBIGUA
RESET

Sistemas Digitales I 21
Convenciones de Fabricantes de CHIPS.

Entrada SET Asincrnica Entrada RESET Asincrnica

DC SET DC CLEAR

PRESET CLEAR

SET RESET

Sd (fijacin directa) Cd (eliminacin Directa)

Sistemas Digitales I 22
Entradas asncronas o prioritarias: Cuando se alimenta
por primera vez un biestable, el valor que aparece en la
salida es aleatorio. Sin embargo los circuitos digitales
son deterministas, razn por la cual al arrancar un
circuito secuencial, todos los biestables deben tener un
valor de inicio concreto. Por tanto, los circuitos con
biestables inicializan.

Sistemas Digitales I 23
Tipos de entrada de Reloj:

Sistemas Digitales I 24
Retardos de Propagacin.

Existe una demora desde el


instante de seal aplicada
hasta el instante en que
realiza su cambio.
Frecuencia Mxima de
cronometraje
20 a 40 Mhz
Promedio de 20 Mhz.
FF 7440.
Tiempos de ALTO y BAJO.
Tiempo mnimo de CLK que
debe permanecer en BAJO.
Tiempo mnimo de CLK que
debe permanecer en ALTO.

Sistemas Digitales I 25
Retardo Inercial: Si el pulso que se aplica a una
compuerta fsica es muy estrecho, normalmente de
ancho tw comparable o menor que el valor tpd de la
compuerta, puede ocurrir que el pulso no pase por la
compuerta, que se debe a la inercia natural o resistencia
al cambio de la compuerta, por tanto el pulso de entrada
requiere cierta energa mnima y cierto ancho mnimo,
para generar una respuesta en la compuerta.

Sistemas Digitales I 26
Tiempo de Establecimiento Set up Time (ts): Es el
intervalo mnimo que los niveles lgicos deben mantener
constantes en las entradas (J-K, S-R, D o T) antes que
llegue el flanco de disparo de reloj, de modo que dichos
niveles sincronicen correctamente en el F/F. Este
intervalo, para el caso del tipo D, se muestra:

50%
D

50%
Ck

ts

Sistemas Digitales I 27
Tiempo de Mantenimiento Hold Time (th): Es el
intervalo mnimo en que los niveles lgicos deben
mantenerse constantes en las entradas, despus de que
haya pasado el flanco de disparo de reloj, de modo dichos
niveles sincronicen correctamente el F/F, se ilustra para
el caso del tipo D.

D
50%

50%
Ck

th

Sistemas Digitales I 28
Flip Flop S-R: Uno de los circuitos secuenciales mas
bsicos es el flip flop S-R.

Sistemas Digitales I 29
C SR Q Q* Comentario

0 0 0 0 0 Retencin
0 0 0 1 1 Retencin
0 0 1 0 0 Retencin
0 0 1 1 1 Retencin
0 1 0 0 0 Retencin
0 1 0 1 1 Retencin
0 1 1 0 0 Retencin
0 1 1 1 1 Retencin
1 0 0 0 0 Sin cambio
1 0 0 1 1 Sin cambio
1 0 1 0 0 Reset
1 0 1 1 0 Reset
1 1 0 0 1 Set
1 1 0 1 1 Set
1 1 1 0 X No permitido
1 1 1 1 X No permitido

Sistemas Digitales I 30
Del mapa K se obtiene: Q* = CS + CQ + RQ

110

0XX,10X 0 1 0XX,1X0

101

Si C = 0 Q* = Q.
Lo que significa que el estado presente se mantiene.

Si C = 1 Q* = S + RQ
Ecuacin Caracterstica del Latch SR.

Sistemas Digitales I 31
Flip Flop J-K: Si aseguramos que las entradas S-R no
estarn nunca las dos en 1, el circuito se volvera
estable. El flip flop modificado se denomina J-K en
honor de Jack Kilby inventor del circuito integrado.

Sistemas Digitales I 32
C JK Q Q* Comentario

0 0 0 0 0 Retencin
0 0 0 1 1 Retencin
0 0 1 0 0 Retencin
0 0 1 1 1 Retencin
0 1 0 0 0 Retencin
0 1 0 1 1 Retencin
0 1 1 0 0 Retencin
0 1 1 1 1 Retencin
1 0 0 0 0 Sin cambio
1 0 0 1 1 Sin cambio
1 0 1 0 0 Reset
1 0 1 1 0 Reset
1 1 0 0 1 Set
1 1 0 1 1 Set
1 1 1 0 1 Negado
1 1 1 1 0 Negado

Sistemas Digitales I 33
Del mapa K se obtiene: Q* = CQ + CJQ + KQ

Si C = 0 Q* = Q.
Lo que significa que el estado presente se mantiene.

Si C = 1 Q* = JQ + KQ
Ecuacin caracterstica del FF JK.

Sistemas Digitales I 34
Flip Flop D: Otra modificacin del flip flop S-R, es el
flip flop D. Este retiene el valor de la entrada en cada
pulso de reloj.

Sistemas Digitales I 35
C D Q Q* Comentario
0 0 0 0 Retencion
0 0 1 1 Retencion
0 1 0 0 Retencion
0 1 1 1 Retencion
1 0 0 0 Almacena 0
1 0 1 0 Almacena 0
1 1 0 1 Almacena 1
1 1 1 1 Almacena 1

Sistemas Digitales I 36
Del mapa se obtiene: Q* = CD + CQ

Si C = 0 Q* = Q.
Con lo que el estado presente se mantiene.

Si C = 1 Q* = D
Ecuacin caracterstica del FF D.

Sistemas Digitales I 37
Flip Flop T: Este flip flop se comporta reteniendo la
entrada en cada pulsacin de reloj o en la modalidad
toogle.

Sistemas Digitales I 38
C T Q Q* Comentario
0 0 0 0 Retencion
0 0 1 1 Retencion
0 1 0 0 Retencion
0 1 1 1 Retencion
1 0 0 0 No cambia
1 0 1 1 No cambia
1 1 0 1 Complementa
1 1 1 0 Complementa

Sistemas Digitales I 39
Del mapa se obtiene: Q* = CQ + TQ + CTQ

Si C = 0 Q* = Q.
Con lo que el estado presente se mantiene.

Si C = 1 Q* = TQ + TQ = TQ
Ecuacin caracterstica del FF T.

Sistemas Digitales I 40
RESUMEN:

Sistemas Digitales I 41
Smbolos con Entradas Asncronas.

Sistemas Digitales I 42