SISTEMAS DIGITALES - TEORIA

SEMANA : N°6 y 7

• Multiplexores
• Demultiplexores
• Comparadores
• Generadores y detectores de
paridad

Mg. Ing. Fernando Páez

 AGENDA

• Multiplexor
 Video complementario

Tema: Multiplexor
• Inicio: 00:0 min
• Fin : 07:42 min
 1.- Multiplexores

1.1.- Los multiplexores

Son circuitos combinacionales con varias entradas y una única salida
de datos. Están dotados de entradas de control capaces de seleccionar
una, y solo una, de las entradas de datos para permitir su transmisión
desde la entrada seleccionada hacia dicha salida.

Expresión Booleana : Z = I0.S + I1.S

Compuerta 2 habilitada : Z = I0.1 + I1.0 = I0
Compuerta 1 habilitada : Z = I0.0 + I1.1 = I1
 1.- Multiplexores

Multiplexores 4 Entradas
 1.- Multiplexores

Multiplexores 8 Entradas
 1.- Multiplexores

Multiplexores de 16 entradas
 1.- Multiplexores

1.2.- Aplicaciones de los Multiplexores

Los circuitos multiplexores tienen muchas y variadas aplicaciones en los
sistemas digitales de todo tipo. Entre estas aplicaciones están:
• La selección de datos
• El enrutamiento de datos
• La secuencia de operaciones
• La conversión de paralelo a serial
• La generación de formas de onda
• La generación de funciones lógicas
 1.- Multiplexores

1.2.1.- El enrutamiento de datos

Los multiplexores pueden en

rutar datos de una de varias
fuentes hacia un destino. Una
aplicación típica utiliza
multiplexores 74ALS157 para
seleccionar y mostrar el
contenido de uno de dos
contadores BCD, mediante el
uso de un conjunto individual
de
decodificadores/controladores
y pantallas de LEDs.
 1.- Multiplexores

1.2.2.- La conversión de paralelo a serial

Muchos sistemas digitales procesan
datos binarios en formato paralelo
porque es mas rápido. No obstante,
cuando los datos se van a transmitir a
través de distancias grandes no es
conveniente el arreglo en paralelo, ya
que se requiere un gran numero de
líneas de transmisión.
Por esta razón, es común convertir los
datos binarios o la información en
formato paralelo a formato serial antes
de transmitirlos a un destino remoto.
Un método para realizar esta
conversión de paralelo a serial utiliza
un multiplexor (a) Convertidor de paralelo a serial
(b) formas de onda para X7X6X5X4X3X2X1X0
10110101.
 1.- Multiplexores

1.2.3.- Secuencia de las operaciones

El circuito de la figura utiliza un
multiplexor de ocho entradas como
parte de un secuenciador de control
que avanza a través de ocho pasos,
cada uno de los cuales realiza cierta
porción del proceso físico que se esta
controlando.
Por ejemplo:
este proceso podría ser uno en el que
se mezclen dos ingredientes líquidos y
después se cocine la mezcla. El circuito
también utiliza un decodificador de 3 a
8 líneas y un contador binario MOD-8.
La operación se describe de la siguiente
manera.
 1.- Multiplexores

1.2.3.- Generación de funciones lógicas

Los multiplexores pueden utilizarse para implementar funciones lógicas en

forma directa a partir de una tabla de verdad, sin necesidad de
simplificación. Cuando se utiliza un multiplexor para este propósito, las
entradas de selección se utilizan como variables lógicas y cada entrada de
datos se conecta de manera permanente en ALTO o en BAJO según sea
necesario para satisfacer la tabla de verdad.
 AGENDA

• DeMultiplexor
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Tema: DeMultiplexor
• Inicio: 00:00 min
• Fin : 07:25 min
 2.- DeMultiplexores

2.1.- Los DeMultiplexores

Un multiplexor recibe varias entradas y
transmite una de ellas a la salida. Un
Demultiplexor (DEMUX) realiza la operación
inversa:
Recibe una sola entrada y la distribuye a través
de varias salidas. La figura muestra el diagrama
funcional para un Demultiplexor digital.
Las flechas gruesas para las entradas y las salidas
pueden representar una o mas líneas.
El código de entrada de selección determina cual
de las salidas transmitirá la entrada de DATOS.
En otras palabras, el Demultiplexor recibe una
fuente de datos de entrada y la distribuye en
forma selectiva a 1 de N canales de salida, justo
igual que un interruptor de múltiples posiciones
 2.- DeMultiplexores

2.2.1- DeMultiplexor de 1 a 8 líneas

En la figura muestra el diagrama
lógico para un Demultiplexor que
distribuye una línea de entrada a
ocho líneas de salida. La única línea
de entrada de datos I se conecta a
todas las ocho compuertas AND,
pero solo una de estas compuertas
se habilitara mediante las líneas de
entrada de SELECCION
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• Comparador de Magnitud
 Video complementario

Tema: Comparador de Magnitud

• Inicio: 00:00 min
• Fin : 05:01 min
 3.- Comparador de Magnitud

3.1.- Comparador
Es un circuito lógico
combinacional que
compara dos cantidades
binarias de entrada y
genera salidas para indicar
cual tiene la mayor
magnitud.
La figura muestra el
símbolo lógico y la tabla de
verdad para el comparador
de magnitud 74HC84 de
cuatro bits, que también
esta disponible como el
74LS85
 3.- Comparador de Magnitud

3.1.2- Comparador - Conexión en cascada de las entradas

La conexión de las entradas en cascada nos proporciona un medio para
expandir la operación de comparación a mas de cuatro bits, mediante la
conexión en cascada de dos o mas comparadores de cuatro bits

Cuando se van a conectar en cascada dos comparadores, las salidas de

menor orden se conectan con las entradas correspondientes del
comparador de mayor orden. Esto se muestra en la figura
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• Generador y Verificador de Paridad

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Tema: Paridad
• Inicio: 03:20 min
• Fin : 15:27 min
 Video complementario

Tema: Generador y Verificador de Paridad

• Inicio: 00:00 min
• Fin : 10:30 min
 4.- Generador y Verificador de Paridad

4.1.- Bit de paridad

Es un bit que se agrega al grupo de bits del código que se esta
transfiriendo de un lugar a otro. El bit de paridad se hace 0 o 1,
dependiendo del número de 1s que contenga el grupo de bits del código.
Se utilizan dos métodos distintos.
 4.- Generador y Verificador de Paridad

4.1.1- En el método de paridad par

En el método de paridad par, el valor del bit de paridad se elije de manera que el
numero total de 1s en el grupo de bits del código, incluyendo el bit de paridad,
sea par.
Por ejemplo, suponga que el grupo es 1000011. Este es el carácter “C” en
ASCII. El código tiene tres 1s. Por ende, agregaremos un bit de paridad de 1 para
que el número total de 1s sea par. El nuevo código incluyendo el bit de paridad
seria entonces:
1 10 0 0 0 1 1
* El bit de paridad puede colocarse en
cualquier extremo del grupo de código, ↑
pero, por lo general, se
coloca a la izquierda del MSB. bit de paridad agregado (*)

Si el grupo de bits del código contiene un numero par de 1s para empezar, el bit
de paridad recibe un valor de 0.
Por ejemplo, si el código fuera 1000001 (el código ASCII para la “A”), el bit de
paridad asignado seria 0 y el nuevo código incluyendo el bit de paridad seria
01000001.
 4.- Generador y Verificador de Paridad

4.1.2- En el método de paridad impar

El método de paridad impar se utiliza de la misma forma, solo que el bit
de paridad se elije de manera que el numero total de 1s, incluyendo el bit
de paridad, sea impar.
Por ejemplo:
Para el código 1000001, el bit de paridad asignado seria un 1.
Para el código 1000011, el bit de paridad seria un 0.
 4.- Generador y Verificador de Paridad

4.2.- Generador de Paridad

En la figura, el conjunto de datos que se van a transmitir se aplica al
circuito generador de paridad, el cual produce el bit de paridad par P en su
salida.
Este bit de paridad se transmite al receptor junto con los bits de datos
originales, formando un total de cinco bits.
 4.- Generador y Verificador de Paridad

4.2.- Verificador de Paridad

En la figura, estos cinco bits (datos paridad) entran en el circuito
comprobador de paridad del receptor, el cual produce una salida de error
E que indica si ocurrió o no un error de un solo bit.
 5.- Resolución de Ejercicios

5. Resolución de Ejercicios del Libro de Sistemas Digitales

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Gracias
 SISTEMAS DIGITALES -
LABORATORIO

Semana : #4 y 5
Instalación en Protoboard
• Semáforo
• Contador Ascendente
• Contador Descendente
• Contador 0 a 99 con Display (Opcional)
Mg. Ing. Fernando Páez