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Introduccin
La seccin
combinacional, tiene dos entradas: pr_state (estado presente) y la seal de entrada externa (input).Adems posee dos salidas: nx_state (estado siguiente) y salida externa. La seccin secuencial tiene tres entradas: clock, reset y nx_state y una salida: pr_state. Si la salida de la mquina depende no solo del estado presente sino tambin de la entrada actual, se denomina mquina de estado de
Estilo de diseo 1
Diseo de la seccin inferior (secuencial) Los FF estn en la seccin inferior, de tal forma que el reloj
y reset se conecta a ella. Siendo la seccin inferior secuencial, es necesario un Proceso, en el cual se puede usar cualquier sentencia secuencial. Una plantilla tpica de diseo de la seccin inferior se Reset muestra a continuacin.
asncrono Registro sncrono
Estilo de diseo 1
Diseo de la seccin
siguiente.
Observar que no hay
asignacin a seal hecha en la transicin de otra seal, de modo que no se infieren FF.
Seccin secuencial.
Estilo de diseo 2
En el primer estilo de diseo, solo el estado presente
(estado_pr) es almacenado. En este caso, si se usa una mquina de Mealy (la salida depende de la entrada actual), la salida cambia cuando la entrada cambia (salida asncrona). En muchas aplicaciones, las seales deben ser sncronas, de modo que la salida debe actualizarse solo cuando existe un pulso de reloj. Para hacer una mquina de Mealy sncrona, la salida deber ser almacenada tambin.
El estilo de diseo 2, usa una seal adicional para contener el valor de la salida (en la seccin superior), pero solo pasa este valor a la salida cuando un evento de reloj ocurre (seccin inferior).
esttico entre dos flancos de reloj. Por lo tanto, si la entrada (a o b) cambia durante este intervalo, el cambio no se observar por el circuito.
y su salida ser 1 cuando la secuencia "111" ocurra. En caso de solapamiento, esto es, una secuencia 0111110 suceda, la salida debe mantenerse activa por tres ciclos consecutivos de reloj.
Out: 001
Notar que la salida no depende de la entrada actual. Todas las asignaciones a q son incondicionales (esto es, no dependen de d). Por lo tanto, la salida es automticamente sincronizada.
modificado el valor de todas las contantes a 3, excepto el valor de timeTest, que vale 1. Se espera que el sistema cambie de estado cada tres ciclos de reloj cuando est en modo de operacin regular, o cada ciclo de reloj si est en mode Test.
mquinas de estado, una que operar exclusivamente en la transicin positiva del reloj y otra que operar exclusivamente en el flanco negativo. Esto generar la seal alternativa out 1 y out2 . Estas seales sern tratadas con la operacin and para obtener la seal deseada. Notar que el circuito no posee entradas externas (excepto la seal de reloj), de modo
0 1
1 0
1 1