2 РАСЧЁТНЫЙ РАЗДЕЛ

2.1 Сдвиг числа X

Сдвигающие регистры использовались даже в самых ранних ЭВМ для обработки

информации. Операция сдвига реализуется как состовная часть сложных операций
(умножение, деление, нормализация и др.). В сдигающих регистрах время сдвига прямо
пропорционально шагу сдвигу, так как в них на каждом также осуществляется сдвиг только
на один разряд.
Для сдвига чисел применяются и однотактные, многоразрядные комбинационные
программируемые сдвигатели. Время сдвига информации в них минимальное и не зависит от
величины шага сдвига, хотя и сопровождается значительными аппаратными затратами.
Согласно заданию на курсовой проект, рассмотрим процесс логического сдвига влево
для числа X = 12(10) на шаг сдвига, равный три разряда. Для этого на триггер Y2 следует
подать управляющий сигнал D = 0, на регистр Y3 следует подать сигналы S1 = 1, S0 = 1.
Подробный сдвиг числа X на три разряда рассмотрен в таблице 2.1.
При данном сдвиге все биты слова смещаются влево по разрядной сетке на три
разряда. Высвобождающиеся разряды сетки заполняются нулями.
Представим десятичное число в двоичной системе счисления.

Х=12(10) =¿ 1 1 0 0(2);
Х4 Х3 Х2 Х1

Таблица 2.1 – Правила сдвига числа Х

№ импульса Двоичное число Режим
сдвига - - - X4 X3 X2 X1 - - -
- 0 0 0 1 1 0 0 0 0 0 - Исходное число
1 0 0 1 1 0 0 0 0 0 0 - Сдвиг на один шаг
2 0 1 1 0 0 0 0 0 0 0 - Сдвиг на два шага
3 1 1 0 0 0 0 0 0 0 0 - Сдвиг на три шага
- Y6 Y5 Y4 Y3 Y2 Y1 Y0 Y-1 Y-2 Y-3 - Разряды результата

Из примера следует, что заданные разряды числа с шагом сдвига “три” сохранены и
произошло умножение исходного числа на «восемь».

2.2 Синтез счетчика ввода числа Х

8
 Счетчик Y1 в схеме устройства сдвига предназначен для параллельного ввода
четырехразрядного числа X = 12.
Согласно заданию на курсовой проект, необходимо разработать логическую схему
четырехразрядного недвоичного счетчика, работающего в режиме сложения, со значением
коэффициента счета Ксч = 14, на триггерах типа Т и расчетного базиса И-НЕ.
Числа в счетчике представлены определенными комбинациями состояний триггера.
При поступлении на вход очередного импульса в суммирующем счетчике устанавливается
новая комбинация, соответствующая числу, на единицу больше предыдущего.
Необходимое число триггеров в счетчике (разрядность) определяется как
минимальное n, удовлетворяющее неравенство:

2n ≥ К сч (2.1)

Отсюда,

n=log 2 К сч (2.2)

n=log 2 14=4

В схеме счетчика используем триггер К564ТВ1

Рисунок 2.1-УГО триггера K564ТВ1

Микросхема КМОП логики К564ТВ1 представляет собой два двухступенчатых JK-
триггера с асинхронными RS входами и динамическим управлением записи.
Условное графическое обозначение УГО триггера К564ТВ1 приведено на рисунке 2.1.
Приведем назначение выводов ИМС:
9
 1, 15 - прямые выходы Q1, Q2;
2, 14 - инверсные выходы Q´ 1, Q´ 2;
3, 13 - счетные входы синхронизации C1, C2;
4, 12, 7, 9 - установочные входы R1, R2, S1, S2;
6, 10, 5, 11 - информационные входы J1, J2, K1, K2;
8 – общий;
16 - напряжение источника питания.

Цикл работы счетчика с коэффициентом Ксч=14 соответствует четырнадцати

импульсам(состояниям). Каждый четырнадцатый импульс переводит счетчик в исходное
состояние. Переход счетчика из текущего состояния в последующее связан с переключением
триггеров под действием активных уровней сигналов на его соответствующих входах. Так
как необходимо использовать триггер Т типа, то у триггера JK выполняется объединение
информационных входов.

Таблица 2.2 – Таблица переключений Т-триггеров счетчика

Текущее состояние Следующее состояние Управляющий сигнал
№
Q4* Q3* Q2* Q1* Q4 Q3 Q2 Q1 Т4 Т3 Т2 Т1
1 0 0 0 0 0 0 0 1 0 0 0 1

2 0 0 0 1 0 0 1 0 0 0 1 1

3 0 0 1 0 0 0 1 1 0 0 0 1

4 0 0 1 1 0 1 0 0 0 1 1 1

5 0 1 0 0 0 1 0 1 0 0 0 1

6 0 1 0 1 0 1 1 0 0 0 1 1

7 0 1 1 0 0 1 1 1 0 0 0 1

8 0 1 1 1 1 0 0 0 1 1 1 1

9 1 0 0 0 1 0 0 1 0 0 0 1

Продолжение таблицы 2.2

Текущее состояние Следующее состояние Управляющий сигнал
№
Q4* Q3* Q2* Q1* Q4 Q3 Q2 Q1 Т4 Т3 Т2 Т1
10 1 0 0 1 1 0 1 0 0 0 1 1

10
 11 1 0 1 0 1 0 1 1 0 0 0 1

12 1 0 1 1 1 1 0 0 0 1 1 1

13 1 1 0 0 1 1 0 1 0 0 0 1

14 1 1 0 1 0 0 0 0 1 1 0 1

В таблице 2.2 приведены все возможные переходы состояний триггеров счетчика и

требуемые для них уровни сигналов.
Согласно таблице 2.2 составляются карты Карно. Их количество определяется
произведением числа триггеров в счетчике на количество информационных входов в Т
триггерах. Количество карт равно четырем, т.к. используется четыре триггера и у каждого по
одному информационному входу.
Для управления процессом заполнения карт Карно составляется шаблон по текущему
состоянию таблицы 2.2. Карты Карно заполняются по шаблону согласно уровням
управляющих сигналов на входах соответствующих триггеров.

Q2
Q
Q4 1 00 01 11 10
Q3
00 1 2 4 3
01 5 6 8 7
11 1 1
- -
10 3 4
1 1 1
9
0 2 1
Т4 Т3 Т2 D1
Т1
0 0 0 0 0 0 1 0 0 1 1 0 1 1 1 1
0 0 1 0 0 0 1 0 0 1 1 0 1 1 1 1
0 1 - - 0 1 - - 0 0 - - 1 1 - -
0 0 0 0 0 0 1 0 0 1 1 0 1 1 1 1

Рисунок 2.2 - Шаблон и карты Карно для счётчика

Согласно объединениям, на картах Карно (рисунок 2.2) записывается набор

логических выражений для функции возбуждения входов всех Т триггеров в форме МДНФ.

Т1=1; (2.3)

Т2=( Q´ 4∗Q 1 ) V ( Q3∗Q

´ 1); (2.4)

Т3=( Q 2∗Q 1 ) V ( Q 4∗Q 3∗Q 1 ) ; (2.5)

11
 Т4= (Q 4∗Q 3∗Q1 ¿ V (Q 3∗Q 2∗Q 1). (2.6)

Полученные выражения переводятся в базис ИЛИ-НЕ:

Т1=1; (2.7)

Т 2= (2.8)
´ ´
( Q´ 4∗Q 1 ) V´ ( Q´ 3∗Q1 ) =( Q´ 4∗Q
´ 1 )∗( Q´ 3∗Q1
´ ) =¿ ( Q´ 4|Q 1 )∨( Q´ 3∨Q 1);

Т 3= (2.9)
´´ ´ ´ ´
( Q 2∗Q 1 ) V ( Q 4∗Q 3∗Q 1 )=¿ ( Q 2∗Q1 )∗( Q 4∗Q3∗Q 1 )=¿ ( Q 2|Q1 ) ∨(Q 4|Q3|Q 1)
;

Т 4= (2.10)
´ ´
(Q 4∗Q 3∗Q1)V´ (Q3∗Q 2∗Q 1)=¿ (Q 4∗Q´ 3∗Q1)∗(Q3∗Q´ 2∗Q 1)=¿ ( Q 4|Q 3|Q 1 )∨(Q3|Q 2
.

Согласно преобразованных выражений строится схема счётчика (рисунок 2.3).

Выбираем для схемы рисунка 2.3 следующие микросхемы серии К564:

DD1, DD2 K564ЛА9;

DD3 2/3 K564ЛА9;
DD4, DD5 K564ЛА8.

DD4.1 X 1 =0
S1 TТ
1 Q1
J1
C1
12
 K1
1
R1
Q1

DD1.1 DD4.2
DD2.3 S2 TТ
& X =0
Q2 2
& J2
DD1.2
C2
&
K2
Q2
R2

DD5.1
DD1.3 DD3.1 S3 TТ X 3 =1
Q3
& & J3
C3
K3
Q3
R3

DD2.1 DD5.2
& DD3.2 S4 TТ X 4=1
Q4
& J4
DD2.2 C4
&
K4
Q4
R4
Q´ 4Q4Q´ 3Q3Q´ 2Q2Q´ 1Q1
CRS
100

Рисунок 2.3 – Логическая схема счетчика

2.3 Выбор триггера направления сдвига

Триггер Y2 в схеме устройства сдвига предназначен для ввода управляющего сигнала

D, задающего направление сдвига.
Управляющий сигнал D необходимо подать на информационный вход триггера.
Из предложенного набора ИМС выбираем триггер К564ТМ2.
Условное графическое обозначение УГО триггера приведено на рисунке 2.4.
Микросхема триггера К564ТМ2 представляет собой два независимых D- триггера с
динамическим управлением.

13
 Рисунок 2.4 – УГО триггера К564ТМ2.

Приведем назначение выводов ИМС:

1,13 – прямые выходы Q1, Q2;

2,12 – инверсные выходы Q´ 1, Q´ 2;
3,11 - входы синхронизации С1, С2;
4,10,6,8 – установочные входы R1, R2, S1, S2;
5,9 – информационные входы D1, D2;
7 – общий;
14 – напряжение питание.

Рисунок 2.5 – Схема управления триггером

Схема управления триггером приведена на рисунке 2.5.
Для схемы рисунка 2.5 выберем ИМС DD6 ½ К564ТМ2.

2.4 Синтез регистра управления сдвигом

14
 Регистр в схеме сдвигателя двоичных чисел используется для параллельного ввода
управления сигналов S0 и S1, определяющих шаг сдвига.
В курсовом проекте необходимо синтезировать регистр параллельного действия, с
одновременной записью числа во все разряды. Для синтеза регистра выберем триггер
К564ТМ2, УГО и описание которого приведены в подразделе 2.3.

DD7.1 DD8.1 DD8.3

0→1 S =1
TТ & & 0
S0=1 S1 Q1

D1

C1 1 →0
R1

DD7.2 DD8.2 DD8.4

0→1 S1=1
TТ & &
S1=1
S2 Q2

D2 1 →0
C2

R2
CRS Rw =1
100

Рисунок 2.6 – Логическая схема регистра в базисе И-НЕ

Для ввода сигналов S1 и S0 в регистре необходимо использовать два D триггера.

Разряды управляющих сигналов S1 и S0 подаются на их информационные входы D.
Режим «Запись» в регистре обеспечивается активным сигналом на входе
синхронизации. Пассивный сигнал С устанавливается в регистре режиме «Хранение»
информации.
Режим «Чтение» в регистре осуществляется с использованием управляющей цепочка,
построенной на основе логических элементов И-НЕ.
При подаче на вход «Чтение» сигнала высокого уровня, информация с выходов
триггеров передается через цепь управления режимом на выходы регистра.
Считывание информации из регистра должно осуществляется в прямом коде. В базисе
И-НЕ значение числа на выходах схемы получается инверсным. Для получения прямого кода

15
к выходам регистра следует дополнительно подключить элементы, выполняющие инверсию
в базисе И-НЕ.
Логическая схема регистра представлена на рисунке 2.6.
Выбираем для схемы регистра следующие микросхемы серии К564:

DD7 К564TM2;
DD8 К564ЛА7.

2.5 Синтез программируемого сдвигателя

Сдвигателем называется комбинационное цифровое устройство, реализующее

операцию логического сдвига без округления четырёхразрядного двоичного числа Х, в
соответствии с заданным направлением и шагом сдвига. На выходе сдвигателя формируется
10-разрядное слово Y, представленное разрядами y_6,y_5,…,y_0,y_(-1),y_(-2),y_(-3).
При разрядности сдвигаемого числа n=4, сдвигатель должен иметь n=4
информационных и c=3 управляющих входов [c=(1+log_2 n)], а также m=10
информационных выходов (m=3*n-2).
УГО сдвигателя представляет собой прямоугольник с аббревиатурой SH внутри.
Приведем назначение выводов сдвигателя, приведенного на рисунке 2.7:

D – вход, задающий направление сдвига числа;

S1, S0 – входы, обеспечивающие сдвиг числа на заданный шаг;
X4…X1 – входы, содержащие значения числа X;
Y6…Y0; Y-1…Y-3 – выходы, содержащие результат сдвига.

Рассмотрим работу сдвигателя, осуществляющего логический сдвиг в любую сторону

с сохранением выдвигаемых цифр.
Описание работы сдвигателя представлено таблицей 2.3. Запишем по Таблице 2.3
набор функций(2.11) – (2.20), позволяющий построить структурную схему сдвигателя.

Y4

X4=1 X4 y-3 y-3=0

DC y-2 y-2=0
X3=1 X3 y-1=0
y-1
X2=0 X2 y0 y0=0
y1 y1=0
X1=0 X1 y2=0
y2
D=0 D y3 y3=0 16
y4 y4=0
S1=1 S1 y5 y5=1
y6 y6=1
 Рисунок 2.7 – УГО сдвигателя

Таблица 2.3 – Таблица истинности сдвигателя

Логические аргументы Логические функции
Направлени Величина
Сдвиг влево Прямая передача Сдвиг вправо
е сдвига сдвига
D S1 S0 y6 y5 y4 y3 y2 y1 y0 y-1 y-2 y-3
0 1 1 X4 X3 X2 X1 0 0 0 0 0 0
0 1 0 0 X4 X3 X2 X1 0 0 0 0 0
0 0 1 0 0 X4 X3 X2 X1 0 0 0
х 0 0 0 0 0 X4 X3 X2 X1 0 0 0
1 0 1 0 0 0 0 X4 X3 X2 X1 0 0
1 1 0 0 0 0 0 0 X4 X3 X2 X1 0
1 1 1 0 0 0 0 0 0 X4 X3 X2 X1

Для лучшего чтения схемы в ней выделяют:

-схему управления дешифратора DC;
-схему сдвигающей матрицы конъюнкторов.

На выходе сдвигателя (Рисунок 2.8) разряды двоичного слова после сдвига

формируются по правилу: Y=Z*X;
Поясним процесс формирования значения Z на примере синтеза дешифратора.

y 6= D́∗S1∗S 0∗x 4 ; (1.11)

y 5= D́∗S 1∗S 0∗x 3 V D́∗S 1∗S´0∗x 4 ; (2.12)

y 4 = D́∗S 1∗S 0∗x 2 V D́∗S 1∗Ś0∗x 3 V D́∗Ś1∗S 0∗x 4 ; (3.13)

y 3= D́∗S 1∗S 0∗x 1 V D́∗S1∗S´0∗x 2 V D́∗S´1∗S0∗x 3 V D́∗ Ś1∗S´0∗x 4 ; (4.14)

y 2= D́∗S 1∗Ś0∗x 1 V D́∗Ś1∗S 0∗x 2 V D́∗Ś 1∗Ś0∗x3 V D∗Ś1∗S 0∗x 4 ; (5.15)

y 1= D́∗S´1∗S0∗x 1 V D́∗ Ś1∗Ś 0∗x 2 V D́∗Ś 1∗S0∗x3 V D∗S1∗Ś 0∗x 4 ; (6.16)

y 0= D́∗Ś1∗Ś 0∗x 1 V D∗Ś 1∗S 0∗x 2 V D∗S 1∗Ś0∗x 3 V D∗S1∗S 0∗x 4 ; (7.17)

y−1=D∗ Ś1∗S 0∗x 1 V D∗S 1∗S´0∗x 2 V D∗S 1∗S 0∗x 3; (8.18)

17
 y−2= D∗S1∗ Ś 0∗x 1 V D∗S 1∗S 0∗x 2; (9.19)

y−3 =D∗S1∗S 0∗x 1. (10.20)

x4 y−3
x3 y−2
x2
Сдвигающая y−1
x1
Z7 матрица y0
D конъюкторов
Z
Z56 y2
Z4
S0 Управляющий DC Z0 y3
Z1 S1 Zy24
Zy 5
3

Рисунок 2.8 – Структурная схема комбинационного программируемого сдвигателя

2.5.1 Дешифратор – это устройство, предназначенное для обратного преобразования

исходного двоичного кода в активный сигнал на одном из выходов.
Количество входов и выходов дешифратора определяется по формуле:

Y =2x ; (2.21)

где, Y - число выходов дешифратора;

X - число входов дешифратора.
В данном случае X= 3 (D, S1, S0) входов, Y= 8(Z0…Z7) выходов.
УГО дешифратора приведено на рисунке 2.9.
Слева показаны входы дешифратора.
Цифрами 1, 2, 4 – обозначены весовые коэффициенты входов.
Справа показаны выходы.
Цифрами 0…7 – обозначены выходы.

DC 0
Z 0=0
S0= 1
1 1 Z1 =0
2
S1= 1
2 3 Z2 =0
4
D= 0 Z3 =1
4 5
6 Z 4=0
7
Z5 =0 18
 Рисунок 2.9 – УГО дешифратора

Таблица истинности дешифратора имеет вид:

Таблица 2.5 – Таблица истинности дешифратора

Входы Выходы
D S1 S0 Z0 Z1 Z2 Z3 Z4 Z5 Z6 Z7
0 0 0 1 0 0 0 0 0 0 0
0 0 1 0 1 0 0 0 0 0 0
0 1 0 0 0 1 0 0 0 0 0
0 1 1 0 0 0 1 0 0 0 0
1 0 0 0 0 0 0 1 0 0 0
1 0 1 0 0 0 0 0 1 0 0
1 1 0 0 0 0 0 0 0 1 0
1 1 1 0 0 0 0 0 0 0 1

Согласно таблице 2.5 записываются логические выражения для выходов дешифратора

в форме ДСНФ:

Z 0= D́∗ Ś1∗S´0 ; (2.22)

Z1 = D́∗Ś1∗S 0 ; (2.23)

Z2 = D́∗S1∗S´0 ; (2.24)

Z3 = D́∗S1∗S 0 ; (2.25)

Z 4=D∗S´1∗Ś0 ; (2.26)

Z5 =D∗ Ś1∗S 0 ; (2.27)

Z6 =D∗S 1∗S´0 ; (2.28)

Z7 =D∗S1∗S 0 . (2.29)

Выполним перевод полученных выражений (2.22)-(2.29) в базисе И-НЕ:

´
Z 0= D́∗Ś´1∗S´0= D́∨S´´1∨ Ś0 ; (2.30)

19
 ´
Z1 = D́∗Ś´1∗S 0= D́∨Ś´1∨S 0 ; (2.31)

´
Z2 = D́∗S´1∗S´0= D́∨S´1∨S´0 (2.32)

´
Z3 = D́∗S´1∗S 0 ;= D́∨S´1∨S0 ; (2.33)

´
Z 4= D∗S´´1∗ Ś0 = D∨ Ś´1∨ S´0 ; (2.34)

´ ´
Z5 = D∗Ś´1∗S 0= D|Ś1|S 0 ; (2.35)

´
Z6 = D∗S´1∗S´0= D∨S´1∨ Ś0 ; (2.36)

Z7 = D∗S´´1∗S 0= D∨S´1∨S0 . (2.37)

Логическая схема дешифратора в базисе И-НЕ приведена на рисунке 2.10.

Выберем для схемы рисунка 2.10 следующие микросхемы серии K564:

DD9 – DD13 K564ЛА9;

DD14 2/3 K564ЛА9.

20
 Рисунок 2.10 – Логическая схема дешифратора в базисе И-НЕ

2.5.2 Разработаем логическую схему комбинационного программируемого сдвигателя

двоичных чисел в базисе И-НЕ.
Для этого поставим в набор функций (2.22) – (2.29) в систему логических выражений
(2.11) – (2.20) и получим:

y 6=Z 3∗x 4 ; (11.38)

y 5=Z 3∗x 3 V Z 2∗x 4; (12.39)

y 4 =Z 3∗x2 V Z 2∗x 3 V Z 1∗x 4; (13.40)

y 3=Z 3∗x 1 V Z2∗x 2 V Z 1∗x 3 V Z 0∗x 4 ; (14.41)

y 2=Z 2∗x 1 V Z 1∗x2 V Z 0∗x 3 V Z 5∗x 4 ; (15.42)

21
 y 1=Z 1∗x 1 V Z 0∗x2 V Z 5∗x 3 V Z 6∗x 4 ; (16.43)

y 0=Z 0∗x 1 V Z 5∗x 2 V Z 6∗x 3 V Z 7∗x 4; (17.44)

y−1=Z 5∗x 1 V Z 6∗x 2 V Z7∗x 3; (18.45)

y−2=Z 6∗x 1 V Z 7∗x 2; (19.46)

y−3 =Z 7∗x 1. (20.47)

Анализируя систему выражений (2.38) – (2.47) видно, что величина Z4 не

используется, т.к. при сигналах управления нулевого шага S1=S0=0 понятие «направление
сдвига» теряет смысл.
Выполним перевод выражений (2.38) – (2.47) в базисе И-НЕ:

´´ =Z ∨x
y 6= Z 3∗x 4 3
´ 4; (2.48)

y 5= Z 3∗x 3 V´´ Z 2∗x 4= Z 3∗x 3∗Z

´ 2∗x 4 =¿ ¿ (2.49)

´´ V Z ∗x =¿ ¿
y 4 =Z 3∗x2 V Z 2∗x 3 1 4
(2.50)

y 3= Z 3∗x 1 V Z2∗x 2 V´´ Z 1∗x 3 V Z 0∗x 4 =(Z 3∨x 1)∨( Z2 ∨x 2 )∨( Z 1∨x 3)∨(Z 0∨x 4 ); (2.51)

y 2= Z 2∗x 1 V Z 1∗x2 V´´ Z 0∗x 3 V Z 5∗x 4 =( Z 2∨x 1)∨(Z 1∨x 2 )∨(Z 0∨x 3)∨( Z 5∨x 4 ); (2.52)

y 1= Z 1∗x 1 V Z 0∗x2 V´´ Z 5∗x 3 V Z 6∗x 4 =(Z 1∨x 1)∨(Z 0 ∨x2 )∨(Z 5∨x 3 )∨(Z 6∨x 4 ); (2.53)

y 0= Z 0∗x 1 V Z 5∗x 2 V´´ Z 6∗x 3 V Z 7∗x 4 ¿ (Z ¿ ¿ 0∨x 1)∨(Z ¿ ¿ 5∨x2 )∨(Z ¿ ¿ 6∨x3 )∨(Z 7(∨x ) ¿¿¿
2.544);

´´ V Z ∗x =( Z ¿ 5∨x )∨( Z ∨x )∨(Z ∨x ) ; ¿

y−1= Z 5∗x 1 V Z 6∗x 2 7 3 ¿ 1 6 2 7 3
(2.55)

y−2= Z 6∗x 1 V´´ Z 7∗x 2=(Z ¿ ¿ 6∨x1 )∨( Z 7|x 2) ; ¿ (2.56)

´´ = Z ∨x
y−3 =Z 7∗x 1 7
´ 1. (2.57)

22
 Рисунок 2.11 – Логическая схема сдвигателя в базисе И-НЕ
Логическая схема комбинационного программируемого сдвигателя в базисе И-НЕ
приведена на рисунке 2.11.
Для схемы рисунка 2.11 выберем следующие микросхемы:

DD14 2/3 K564ЛА9;

DD15 – DD21 K564ЛА7;
DD22 – DD24 K564ЛА8;
DD25 K564ЛА9.

2.6 Синтез регистра вывода результата

23
 Регистр в схеме сдвигателя необходим для параллельного вывода результата сдвига,
представляющего собой десятиразрядное слово.
Поэтому необходимо выбрать регистр, осуществляющий параллельную загрузку
данных.
Для этого выберем ИМС регистра K564ИР6.

Рисунок 2.12 – УГО регистра

Разряды результата сдвига числа X подаются на шины А микросхемы регистра.

При параллельной записи разрядов результата сдвига по шинам А на управляющий
вход P/S необходимо подать напряжение высокого уровня.
На вход A/B необходимо подать напряжение логической «1», что соответствует
передачи сигнала в направлении от А до В.
При параллельной записи информации на вход D следует подать логический «0».
Логический «0» на входе A/S обеспечит синхронную загрузку данных в регистр.
При этом на вход синхронизации С и на вход разрешения передачи сигнала АЕ
следует подать сигнал логической «1».
На шинах В микросхемы регистра в результате появится 10-разрядное слово Y,
представленное разрядами y6, y5, …, y0, y-1, y-2, y-3.
Для построения регистра вывода 10-разрядного результата необходимо использовать
две ИМС. Схема управления регистрами приведена на Рисунке 2.13

24
Рисунок 2.13 – Схема управления регистрами

25
 3 КОНСТРУКТИВНЫЙ РАЗДЕЛ

3.1 Краткое техническое описание

Ввод числа Х, представленного в двоичном коде, выполняет счетчик Y1,

выполненный на микросхеме DD1, DD2 типа К564ЛА9, 2/3DD3 типа К564ЛА9, DD4,DD5
типа К564ТВ1.
Для ввода управляющего сигнала D, определяющего направление сдвига,
используется триггер Y2, выполненный на микросхеме 1/2DD6 типа К564ТМ2.
Регистр Y3, обеспечивающий ввод управляющих сигналов S0 и S1, определяющих шаг
сдвига, выполнен на микросхемах DD7 типа К564ТM2, DD8 типа К564ЛА7.
Сдвиг разрядов числа Х обеспечивает комбинационный программируемый сдвигатель
двоичных чисел Y4, состоящий из управляющего дешифратора и сдвигающей матрицы.
Дешифратор выполнен на микросхемах DD9-DD13 типа К564ЛА9, 2/3DD14 типа
К564ЛА9.
Сдвигающая матрица конъюнкторов выполнена на микросхемах 1/3 DD14 K564ЛА9,
DD15 – DD21 типа К564ЛА7, DD22-DD24 типа К564ЛА8, DD25 типа К564ЛА9.
На выходе сдвигателя формируется десятиразрядное слово, представленное
разрядами y6,y5…y0,y-1,y-2,y-3. Для параллельного вывода результата сдвига двоичного
числа Х, применяются регистры Y5, выполненные на микросхемах DD26, DD27 типа
К564ИР6.

26
27
4 ГРАФИЧЕСКИЙ РАЗДЕЛ

28
29
30
 ЗАКЛЮЧЕНИЕ

В результате выполнения курсового проекта была разработана принципиальная

электрическая схема устройства сдвига двоичных чисел в соответствии с заданной
структурной схемой (Лист 1).
Ввод управляющего сигнала D=0, определяющего направление сдвига,
обеспечивается с помощью триггера.
С помощью регистра обеспечивается ввод управляющих сигналов S1=1 и S0=1,
определяющих шаг сдвига.
Ввод четырехразрядного двоичного числа X=1100 (2) обеспечивается с помощью
счетчика.
Сдвиг разрядов двоичного числа X выполнен с помощью схемы комбинационного
программируемого сдвигателя, состоящего из управляющего дешифратора и сдвигающей
матрицы конъюнкторов.
Результат сдвига Y= 1100000000 выведен в параллельной форме при помощи
регистров.
Данное устройство полностью удовлетворяет требованиям задания.
При построении цифрового устройства сдвига двоичных чисел используются
микросхемы логики КМОП. Из предложенного набора микросхем выбраны ИМС серии
К564.
Микросхемы этих серий изготовляются по технологии комплементарных
транзисторов структуры металл-диэлектрик-полупроводник (КМДП). В КМОП в качестве
диэлектрика используется окисел кремния.
Основная особенность микросхем КМОП - ничтожное потребление тока в
статическом режиме - 0,1...100 мкА. При работе на максимальной рабочей частоте
потребляемая мощность увеличивается и приближается к потребляемой мощности наименее
мощных микросхем ТТЛ.
Применение микросхем КМОП-серий имеет свои особенности. Ни один из входов
микросхем не может быть оставлен неподключенным, даже если логический элемент в
микросхеме не использован. Свободные входы элементов должны быть или соединены с
используемыми входами того же элемента или подключены к шине питания или к общему
проводу в соответствии с логикой работы микросхемы. Напряжение источника питания
должно подаваться ранее или одновременно с подачей входных сигналов.

31
 СПИСОК ИСПОЛЬЗОВАННЫХ ИСТОЧНИКОВ

1 Богородов, В. И. Методические указания и контрольные задания на курсовой

проект по дисциплине «Цифровые и микропроцессорные устройства» / В. И. Богородов. –
Минск : ВГКС, 2005.
2 Богородов, В. И. Цифровые и микропроцессорные устройства / В. И. Богородов. –
Минск : УО ВГКС, 2015.
3 Глудкин, О. П. Аналоговая и цифровая электроника : Учебник для вузов / О. П.
Глудкин, Ю. Ф. Опадчий – под ред. О. П. Глудкина. – М. : Горячая линия – Телеком, 2007.
4 Калабеков, Б. А. Цифровые устройства и микропроцессорные системы. Учебник
для техникумов / Б. А. Калабеков – М. : Горячая линия – Телеком, 2007.
5 Стандарт предприятия СТП 01–2016. Курсовое и дипломное проектирование.
Общие требования. – Минск : УО «БГАС», 2016.
6 Цифровые интегральные микросхемы: Справочник / М. И. Богданович [и др.]. –
под ред. М. И. Богданович – Минск : Беларусь, Полымя, 1996.

Дата сдачи КП: « » 20 г. Подпись: / /.

32