Раздел 12. ПОСЛЕДОВАТЕЛЬНОСТНЫЕ УСТРОЙСТВА.

УСТРОЙСТВА ПАМЯТИ

План
12.1. Запоминающие элементы цифровых систем и устройства последовательностного типа
(триггеры, регистры, счетчики).
12.2. Полупроводниковые устройства памяти (ОЗУ, ПЗУ).

12.1. Структура и описание последовательностных устройств

В классических алгоритмах цифровой обработки выходные сигналы преобразователей

определяются не только значениями входных величин на данном интервале, но и на конечном числе
предшествующих интервалов. Последовательность предшествующих состояний преобразователя
(рис.7.1) фиксируется и хранится в совокупности элементов памяти (запоминающем устройстве).
x1 y1
x2 КЦУ y2
xr u1 yq
z1
z2 u2 ЭП
ЭП
zk uk
ЭП
c

Рис.7.1. Структура последовательностного устройства

Цифровой преобразователь, обладающий свойством памяти, называют последовательностным
цифровым устройством (ПЦУ). Функционирование ПЦУ описывают с помощью уравнений состояния
конечного автомата c памятью, представленные в виде логических соотношений двух типов:
- зависимости выходных величин yq от входных xr и переменных состояния zk в такте n, называемой
функцией выходов

y 1n  F1 x 1n , x 2n ,...., z 1n , z 2n ,...... z kn 
,

y qn  F q x 1n , x 2n ,...., z 1n , z 2n ,...... z kn 
- зависимости переменных состояния в (n+1) такте от величин в такте n, называемой функцией
переходов
 
z1n 1  f1 x1n , x2n ,.., z1n , z2n ,...zkn ;

 
zkn 1  f k x1n , x2n ,.., z1n , z2n ,...zkn .
Первый тип уравнений описывает формирование сигналов комбинационным устройством,
второй характеризует состояние элементов памяти. Классификационным признаком
последовательностных устройств служит наличие запоминающих элементов памяти (ЭП), включенных
в цепь обратной связи (ОС) и задерживающих сигналы на один такт обработки. В ряде устройств цепи
ОС не содержат специальных запоминающих элементов, а запаздывание сигналов обратной связи
осуществляется за счет их задержки распространения в элементах.
Переменные z характеризуют внутреннее состояние системы и определяют общее число
возможных состояний КЦУ. При наличии k запоминающих ячеек число состояний устройства Nz = 2k.
Наряду с формульным используют другие способы представления последовательностных
устройств: 1)табличный, т. е. задание значений логических функций в виде таблицы состояний,
объединяющей таблицы выходов и переходов; 2) граф автомата или микропрограммы его работы.
 Алгоритм работы ПЦУ в соответствии со структурной схемой и описанием осуществляется
следующим образом: в начальный момент t = 0 состояние системы характеризуется набором
внутренних zk(0) и выходных yq(0) переменных; затем через одинаковые интервалы времени (в моменты
t =T, 2T,....nT) последовательно на вход поступают сигналы xr(kT), которые изменяют выходные
сигналы yq (kT) и переменные состояния zk(kT).
Способ переключения состояния позволяет выделить ПЦУ:
- асинхронные (нетактируемые), в которых переключение происходит непосредственно при
поступлении информационных сигналов,
- синхронные (тактируемые), в которых запись информации осуществляется только при подаче
синхронизирующего сигнала c (clock).
Статические характеристики последовательностных устройств подобны входным, проходным,
выходным характеристикам цифровых ИС и описываются аналогичными типовыми параметрами.
Одним из важных параметров последовательностного устройства служит число внутренних
переменных z, определяющих количество запоминающих элементов.
Классификацию последовательностных устройств проводят по различным признакам, причем
наиболее распространенным является их разделение по назначению: триггерные системы (триггеры),
регистры, счетчики и т.п.
Синтез последовательностных устройств заключается в выборе вида запоминающего элемента
(как правило, используется RS-триггер с установочными входами) и синтезе комбинационной части
посредством совместного решения уравнений, заданных функциями выходов и переходов.
Исходными данными для логического синтеза ПЦУ являются:
1) описание алгоритма его функционирования,
2) библиотека логических элементов и запоминающих ячеек,
3) требования к электрическим параметрам.
В проектировании ПЦУ можно выделить ряд этапов:
- блочный синтез, представляющий собой декомпозицию алгоритмического описания на ряд
фрагментов (блоков),
- переход к структурному описанию,
- поразрядное разбиение, т.е. разделение многоразрядной структуры на одноразрядные ячейки;
- формулировка выходов и возбуждения элементов памяти, т.е. выбор типа триггеров и запись
уравнений через входные, выходные и внутренние переменные;
- построение матрицы переходов и выходов;
- минимизация числа внутренних состояний;
- реализация ЗУ, т.е. выбор типа памяти и управляющих устройств;
- кодирование внутренних состояний.
Распространенными типичными последовательностными устройствами являются счетчики,
регистры и генераторы заданных последовательностей импульсов. Обычно их проектируют на базе
типовых триггерных систем, содержащих RS триггеры с установочными входами и комбинационную
схему, обеспечивающую заданную логическую функцию.

Триггерные системы (триггеры).

Триггерные системы, обычно называемые различного типа триггерами, состоят из одной или
нескольких триггерных ячеек, объединенных посредством комбинационных схем (КС). Триггерная
ячейка, базирующаяся на элементе памяти имеет единственную внутреннюю переменную z = Q,
принимающую два возможных значения (0; 1). Выходная величина совпадает с переменной состояния y
= Q и, как правило, триггер имеет два взаимно дополняющих выхода (прямой Q и инверсный Q ).
Входные управляющие сигналы разделяют по выполняемой ими роли: информационные
(логические); подготовительные (разрешающие); исполнительные (командные).
Тип триггера определяется его логическим уравнением, получаемым из таблицы состояний,
которая содержит значения выходного сигнала Q ( n1) в (n+1) такте в зависимости от информационных
сигналов X (n) и предшествующего состояния Q (n) . Для обозначения типа триггера используют
наименования информационных входов (RS, JK, T, D).
С использованием различных КС можно построить значительное число разновидностей
триггерных систем. Общее количество различных триггеров с p входами можно рассчитать по формуле
m=52p, т.е. число одновходовых триггеров m1 = 25, двухвходовых m2 = 625 (большая часть из них на
практике не используется). Наиболее распространены в ЦВУ модификации тактируемых RST триггеров,
универсальных JK триггеров, D - триггеров задержки и Т триггеров со счетным входом.
Одноступечатая триггерная ячейка имеет в качестве элемента памяти RS- триггер, охваченный
через комбинационную схему (КС) обратной связью (рис.7.2).

x1 Q
КС R Т

x2 Q
S

Рис.7.2. Общая структура триггера

Разработано и используется множество потенциальных триггеров, которые отличаются: 1)
выполняемой функцией, 2) аппаратными затратами, 3) быстродействием, 4) функциональной
надежностью. Для удобства пользователя триггеры классифицируют по следующим признакам:
- реализуемой функции (универсальные JK, задержки D, счетные T ),
- способу управления (асинхронные, синхронные), при этом синхронизируемые могут переключаться
уровнем, фронтом или срезом тактового синхросигнала,
- числу информационных входов (не включающих вход тактирующего сигнала или синхроимпульса),
- числу тактов управления, разделяющих операции выполнения логической функции и запоминание
информации (однотактные, двухтактные).
Параметры триггера (уровни напряжений и токов единичного и нулевого уровней, коэффициент
объединения по входу, коэффициент разветвления по выходу, потребляемая мощность) совпадают с
параметрами логических элементов, входящих в его схему. К характерным параметрам триггеров
относят: 1) число однотипных ЛЭ в реализации (аппаратные затраты), 2) время переключения или
максимальная частота переключений, 3) требования к синхроимпульсу (уровню, длительности,
фронтам).
Базовым при построении различных триггеров служит асинхронный RS-триггер,
функционирование которого характеризует полученная по таблице состояний (табл.5.2), логическая
формула
n
Q n 1  R SQ n  RS Q  RSQ n  RS Q n  RSQ n ,
причем запрещенные состояния приняты единичными. Преобразование приводит логическую формулу
n 1
виду Q  S  RQ n . При анализе работы удобно использовать сокращенную таблицу состояний
(табл.7.1).
Таблица 7.1. Сокращенная таблица переходов RS триггера

Rn Sn Q n+1 Режимы
0 0 Qn хранения
0 1 1 установка
1 0 0 сброс
1 1 н/о запрещенные

Переключение асинхронного триггера (установка или сброс) начинается непосредственно в

момент поступления соответствующего сигнала на информационные входы, и уровень выходного
сигнала устанавливается спустя интервал времени tпер. Таким образом, на выходе некоторое время
существует ложный сигнал, который может накапливаться в цепочке триггеров и приводить к
логическим ошибкам функционирования устройства.
Другим недостатком асинхронного триггера является низкая помехоустойчивость,
обусловленная его срабатыванием в произвольный момент времени при изменении уровня напряжений
на информационных входах, в том числе за счет помехи.
Для исключения ложного срабатывания применяют временное “стробирование”, т. е.
переключение после завершения переходных процессов только во время действия разрешающего
(стробирующего) импульса, который задает такт работы устройства и обеспечивает синхронное
(одновременное) переключение всех триггеров, называемых синхронными. Синхронизация работы
триггеров повышает их помехоустойчивость, т.к. информационные входы являются активными только
во время действия коротких синхроимпульсов.
 Синхронный RS триггер (RST) состоит из базового асинхронного триггера и комбинационной
схемы из двух логических элементов И (рис.7.3,а).

R uc R Т R Т

Ri R Т Q U1 R Т
С С
c UП С
Si Q tc S S
 U0 S
а) S S
б)
t в) г) д)
Рис. 7.3. Структура синхронного RS триггера (а), форма синхроимпульса (б) и обозначения
синхронизации: уровнем (в), фронтом (г), спадом (д)
Сигналы на информационных входах устанавливаются до подачи синхроимпульса. При любых
наборах информационных сигналов R, S и нулевом уровне синхросигнала с = 0 непосредственно на
входах элемента памяти (асинхронного RS триггера) имеем Ri = 0; Si = 0 и триггер находится в режиме
хранения (табл.7.2). Если с = 1, то триггер функционирует как базовый асинхронный RS –триггер.
Таблица 7.2. Состояния и переходы синхронного RS триггера

с Rn SnQ n+1 Режимы

0 Любые Qn хранения
1 Повторяет таблицу состояний асинхронного RS -триггера

Триггер со статическим управлением срабатывает при достижении тактирующего сигнала

уровня переключения Uп логических элементов (рис.7.3,б). Информационные входы триггера со
статическим управлением (рис.7.3,в) имеют активное состояние в течение интервала времени tc при
наличии высокого уровня тактирующего сигнала.
Структуры регистровых и пересчетных схем строят на основе однотипных триггерных ячеек с
использованием тактируемых триггеров со статическим или динамическим управлением и
двухступенчатых триггеров, в которых разделены во времени процессы записи и выдачи данных.
Триггеры с динамическим управлением КС построена так, что обеспечивает их переключение
только в моменты перехода уровней (U 0,1 и U 1,0) тактирующего импульса. Используют триггеры с
переключением в период действия фронта, т.е. перехода напряжения от U0 к U1 (рис.7.3,г) или спада
(переход от U1 к U0 или спада (рис.7.3,д) синхроимпульса.
В цифровых системах широко распространены триггеры задержки с одним информационным
входом. В D - триггере (Delay - задержка) сигнал Q n+1 на выходе совпадает с входным сигналом
предшествующего интервала (табл.7.3)., т. е. устройство осуществляет задержку (запоминание)
двоичного разряда на заданный интервал tD, определяемый положением тактирующего импульса.
Таблица 7.3. Состояния D - триггера
Dn Qn+1
0 0
1 1

Тактируемый D – триггер можно получить на основе синхронного RS триггера (RSТ), если

сигнал D подать на его установочный вход S и через инвертор на вход сброса R (рис.7.4,а).
D
t S Т
D Q Q
S Т c D
n n+1 t
c С С
R
Q tD R
1 t
а) б) в)

Рис.7.4. Структура D – триггера (а), временные диаграммы (б) и обозначение (в)

Если в такте n состояние входа D изменилось с U 0 на U 1 (рис.7.4,б), то до прихода
синхроимпульса на выходе сохраняется предшествующее состояние Q n = 0, т. к. информационные
входы RSТ не активизированы. Выходной сигнал изменится с приходом синхроимпульса, т. е. с
задержкой tD и сохранится в n+1 такте.
Схему на D - триггерах, позволяющую фиксировать комбинацию двоичных разрядов и хранить
ее после изменения входных сигналов, носит называние защелки (latch). В стандартных ИМС D -
триггеров (рис.7.4,в) обычно предусмотрены установочные входы для предварительной установки всех
ячеек в нулевое или единичное состояние. Нашли применение также триггеры задержки с
динамическим управлением, которые изменяют свое состояние по перепаду уровня синхроимпульса.
В одноступенчатых триггерах записываемая информация появляется на выходе с задержкой,
зависящей от переходных процессов во всей цепи прохождения сигнала. Для правильного
функционирования ряда цифровых устройств (например, запоминающих) требуется получение (чтение)
информации в строго определенные моменты времени.
Двухступенчатый триггер, базирующийся на двух элементах памяти, служит для разделения
процессов записи и воспроизведения информации. Запись информации в первую ступень, т.е. ведущий
(Master) триггер производят в первом такте по синхроимпульсу с1, а во второй ведомый элемент (Slave)
– в следующем такте по задержанному во времени синхроимпульсу с2 (двухступенчатые триггеры
называют также двухтактными). Структурную схему триггера с двухтактным управлением можно
реализовать реализуют как каскадное соединение тактируемых RS триггеров, причем на первый сигнал
синхронизации поступает непосредственно, а на второй через инвертор (рис.7.5,а).
Q1 Q
S S Т S Т Q
S ТT
(M) (S)
c С c С Q С
R R R R
а) 1 б)

Рис. 7.5. Двухступенчатый триггер (а) и его обозначение (б)

В приведенной структуре разрешение записи в первую ступень осуществляет высокий уровень

синхроимпульса с, а запись во вторую осуществляется после окончания синхроимпульса, т.е. по его
срезу.
До прихода тактового импульса (с = 0) входы ведущего триггера Т(М) не активизированы и он
находится в режиме хранения информации (Q1 n+1 = Q1 n), которая поступает на открытые входы
ведомого вследствие c  1 . С приходом тактового импульса (с = 1) входы ведущего триггера
открываются и имеющаяся на его входах информация заносится в запоминающий элемент. Входы
ведомого триггера в это время блокированы сигналом низкого уровня на его входе синхронизации. С
прекращением тактового импульса запираются входы ведущего триггера и активизируются входы
ведомого. В его запоминающую ячейку переносится информация, зафиксированная ведущим
триггером, т.е. реализуется принцип разделения во времени процессов записи и хранения информации.
Функциональное назначение триггера определяет структура его первой ступени.
Двухступенчатость триггера нашла отражение в обозначении в виде двух букв ТТ (рис.7.5,б).
Наиболее универсальным из всех типов триггеров является JK- триггер, структура которого
может быть реализована на основе двухступенчатого RS триггера с использованием комбинационной
схемы, осуществляющей обратную связь с его выходов на входы (рис.7.6,а).

S ТT Q
J & S ТT Q J
c С С
Q K Q
K & R
R
а) б)
Рис.7.6. Структура JK триггера (а) и его обозначение (б)
Включение элементов ИЛИ в цепи обратной связи позволило организовать входы J (Jump –
переброс) и K (Keep – удержание), а также устранить неопределенность в состояниях базового RS
триггера. При поступлении на вход комбинации J =1, K =1 на его выходе устанавливается состояние
противоположное предшествующему (табл.7.4).

Таблица 7.4. Состояния универсального JK- триггера

 Jn Kn Qn+1
0 0 Qn
0 1 0
1 0 1
1 1 Qn

В соответствии с таблицей состояний функционирование JK – триггер описывает логическая

n 1 n n n n
формула Q  J Q  K Q . Для расширения возможностей построения схем на ИМС JK –
триггеров (рис.7.6,б) в нем предусмотрены установочные входы и дополнительные элементы на входе
(схемы И, ИЛИ).
В пересчетных устройствах применяют триггеры со счетным входом (Т - триггер), которые
изменяют свое состояние на противоположное при поступлении на вход Т единичного сигнала
(табл.7.5).
Таблица 7.5. Состояния счетного триггера
n n
T Q Qn+1
0 0 0
1 0 1
0 1 1
1 1 0

n 1 n n
В соответствии с таблицей состояний имеем логическую формулу Q  T Q  TQ ,
сопоставление которой с формулой JK –триггера показывает, что счетный триггер просто реализовать
на основе универсального триггера (рис.7.7,а), на информационные входы которого поданы единичные
сигналы.
U1 Q T
J TT t
Т C Q
K t
а) б)
Рис.7.7.
Реализация счетного триггера (а) и его временные диаграммы (б)

Изменение состояния Т - триггера происходит при переходе входного сигнала с нулевого на

единичный уровень (рис.7.7,б), т.е. по его фронту.
Промышленностью выпускаются триггеры JK, RS и Т в виде завершенных ИМС, содержащих
два или четыре прибора с дополнительными входами и комбинационными схемами И, ИЛИ в одном
корпусе. Многие ИМС комбинационных устройств (мультиплексоров, преобразователей кодов,
сумматоров) на кристалле имеют триггеры для возможности хранения промежуточных результатов.

Регистры

Регистром называют устройство, выполненное на основе объединения триггеров, для хранения

цифровых кодов, сдвига чисел, преобразования параллельного представления кода в последовательный
и других операций с двоичными числами. Структура регистра представляет собой упорядоченную
последовательность триггерных ячеек, и комбинационную схему (КС), обеспечивающую ввод, вывод и
выполнение логических преобразований. Обычно в регистрах используют универсальные JK - триггеры
или D - триггеры задержки.
По способу ввода чисел регистры делят на последовательные, параллельные и
комбинированные, а по функциональному назначению выделяют регистр памяти (накопительные) и
сдвига.
Регистры памяти предназначены для хранения двоичной информации небольшого объема: байта
(8 бит) или двухбайтового слова (16 бит).
 Структурно они представляют собой набор n синхронных D - триггеров, каждый из которых
предназначен для хранения одного разряда двоичного числа, и комбинационные схемы совпадения для
разделения операций записи и чтения (рис.7.8).

x x x
D Т y D Т y D Т y
С 1 Q & С 2 Q & С n Q &

R R R
R
c
c
Рис. 7.8. Структура регистра памяти
Ввод кода двоичного числа X = (xn... x2 x1) осуществляется при подаче единичного сигнала на
вход синхронизации c1 одновременно во все разряды. Вывод хранимого кода на шину Y производят
через выходные схемы совпадения при подаче единичного сигнала на вход разрешения чтения с2 .
Информацию из регистра можно считывать многократно без ее разрушения. Для установки
регистра в начальное (нулевое) состояние используют объединенные входы (сброса) триггеров R. Для
получения числа в обратном коде следует организовать съем сигналов с инверсных выходов триггеров.
Наращивание разрядности регистров памяти получают добавлением аналогичных регистров и
объединением соответствующих входов синхроимпульсов и сброса.
Регистры сдвига предназначены для выполнения разнообразных операций: приема, хранения и
выдачи двоичных чисел в последовательном или параллельном кодах, сдвиг кода вправо или влево на
заданное число разрядов, задержки передаваемой информации на m тактов. В этих регистрах с
приходом каждого тактового импульса происходит введение разряда двоичного числа в первый триггер
и перезапись (сдвиг) содержимого последующих триггеров на один разряд вправо.
Структура n - разрядного регистра сдвига представляет собой каскадное соединение n
двухступенчатых триггеров, в которых прием и передача информации разделены во времени.
В трехразрядном регистре сдвига вправо (рис.7.9,а) младший разряд вводимого числа X = (x2 x1
x0), например, X = 101 подается на вход и записывается в первую ячейку в момент окончания первого
синхроимпульса.
Q0 Q1 c
X Q2 t
J TT J TT J TT Q0
Y
C C C 1 t
Q1
1 K K K t
Q2 0
c t
а) б)
Рис.7.9. Структура однонаправленного регистра сдвига (а) и временная диаграмма (б)
С приходом следующего сигнала синхронизации (рис.7.9,б) единица из ячейки первого разряда
переносится в следующую, а в нее заносится следующий разряд числа x1 = 0. За три такта в регистр
будет записано трехразрядное число, т.е. на выходах ячеек образуются сигналы Q2 = 1, Q1 = 1, Q0 = 1. За
следующие три такта хранимое число может быть выведено в последовательном коде на выход Y .
Для параллельного вывода данных к выходам Q2, Q1, Q0 следует подключить схемы совпадения,
открываемые разрешающим чтение сигналом V, аналогично тому как это было сделано в параллельном
регистре с помощью схем совпадения, управляемых сигналом с2.
Для построения регистра смещающего код числа влево выходы последующего триггера
соединяют с входами предыдущим.
Использование в цепях межкаскадных связей комбинационных схем совпадения (рис.7.10) дает
возможность электрического управления порядком соединения ячеек для получения реверсивного
регистра, обеспечивающего сдвиг числа влево и вправо.
 M 1 Q3
Q1 Q2
& 1 D ТТ & 1 D ТТ & 1 D ТТ
XL & & & (3)
(1) (2)
c c c

с XR

Рис 7.10. Реверсивный регистр сдвига

При подаче сигналов управления М = 1 функционируют верхние элементы передачи сигналов
между триггерами, осуществляющие сдвиг вправо, а при М = 0 открываются нижние схемы совпадения,
обеспечивающие сдвиг влево. В таких регистрах можно код числа записывать по входу XL , смещая его
вправо, а воспроизводить на том же входе при сдвиге влево, а также возможна запись с правого входа
XR при смещении влево.
Одной из областей применения реверсивных регистров служит программная организация
операций умножения и деления, основанных на том, что сдвиг двоичного числа на один разряд вправо
или влево соответствует его умножению или делению на два.
В виде отдельных микросхем или в составе БИС выпускается множество разновидностей
регистров, отличающихся разрядностью и быстродействием, которое характеризуется временем приема,
выдачи и сдвига или максимальной частотой сдвига. Широкое распространение получили
комбинированные (универсальные) регистры, в которых управляющие комбинационные схемы
обеспечивают параллельный или последовательный ввод и вывод данных с возможностью сдвига
вправо и влево. Следует иметь в виду, что аппаратное увеличение функциональных возможностей
связано со снижением быстродействия вследствие увеличения общего времени прохождения сигнала в
комбинационных схемах. Для получения регистров большей разрядности предусмотрены возможности
простого соединения микросхем с объединением соответствующих выводов.

Счетчики

Счетчик представляет собой устройство, состояние которого определяется числом поступивших

на его вход импульсов. Счетчики используют для подсчета числа импульсов и фиксации этого числа в
заданном коде, деления частоты следования импульсов, формирования последовательностей импульсов
и кодов управления цифровыми блоками.
Выпускаются счетчики, отличающиеся назначением (двоичные, десятичные, с произвольным
модулем счета), типом и количеством используемых счетных ячеек (триггеров), организацией связи
(последовательный или параллельный перенос сигналов между разрядами), направлением счета
(суммирующие, вычитающие, реверсивные), способом управления (синхронные, асинхронные).
Классификационные признаки не связаны между собой и могут в устройствах встречаться в разных
сочетаниях.
Двоичный n – разрядный счетчик содержит n каскадно-соединенных ячеек, в качестве которых
используют счетные Т – триггеры (рис.7.11,а).

Q0 Q1 Q2 c
S TT S TT S TT t
c Q0
Т Т Т 1 t
Q1
1 t
R R R Q2
0 t
«уст.0» t1 tз
а) б)
Рис.7.11.
Структура двоичного счетчика (а) и диаграммы его работы (б)
При поступлении входных импульсов по их спаду происходит последовательное изменение
состояния всех триггеров (рис.7.11,б). Такое переключение, называемое естественным порядком счета,
позволяет запомнить в двоичном коде N =2n поступивших импульсов. Например, к моменту t1 на вход
воздействовало три положительных импульса и на выходах зафиксировано двоичное число 011 = 32.
При поступлении импульса с номером 2 n счетчик вновь переходит в нулевое состояние и повторяет
цикл счета. Счетчик обычно снабжен входом S для предварительной записи кода заданного числа и
входом R, по которому все разряды можно установить нулевое состояние.
Период следования периодически повторяющихся импульсов на выходе каждого последующего
каскада увеличивается вдвое по сравнением с предшествующим, т.е. происходит удвоение частоты
следования, что находит отражение в названии «счетчик – делитель».
К характерным параметрам счетчика относят емкость и быстродействие. Под емкостью
понимают число импульсов, доступное счету за один цикл, называемое модулем счета Ксч (для
двоичного счетчика Ксч = 2 n ). Быстродействие характеризуют временем установления кода tуст, т.е.
времени с момента поступления входного сигнала до перехода счетчика в новое устойчивое состояние и
разрешающей способностью tр, определяемым как минимальный интервал между двумя входными
сигналами, не приводящий к сбоям. Обратную разрешающей способности величину называют
максимальной частотой счета Fmax .
Время установления кода зависит от параметров триггеров и способа организации переноса, т.е.
прохождения сигналов между триггерами. В двоичном счетчике с последовательным переносом каждая
последующая ячейка переключается сигналом, формируемым на выходе предыдущего разряда, и при
переключении всех триггеров в момент завершения цикла новое состояние установится с задержкой tз =
n tп , где n, tп – число триггеров и время переключения каждого.
Для уменьшения времени задержки распространения применяют счетчики с параллельным
переносом, в которых комбинационная схема, которая обеспечивает одновременный перенос во всех
разрядах. В таких счетчиках, построенных на JK- триггерах, счетные импульсы поступают
одновременно на входы триггеров всех разрядов (рис.7.12,а).
Q0 Q1 Q2 Q3 V CT Q1
D1
& & Q2
D2
Вх J TT J TT J TT J TT D4 Q4
c c c c D8
K K K K Q8
T
R

а) б)
Рис.7.12. Структура счетчика с параллельным переносом (а) и обозначение (б).
Схема на элементах совпадения “И” разрешает срабатывание каждого последующего триггера
только при наличии единиц на выходах всех триггеров предшествующих разрядов.
Функционально завершенный счетчик имеет вход Т счетных импульсов, вход R установки
нулевого состояния, входы D1, D2, D4, D8 предварительной параллельной записи по сигналу
разрешения V, выходы Q1, Q2, Q4, Q8, а также дополнительные входы выбора кристалла, разрешения
счета (рис.7.12,а).
Двоичный сумирующий счетчик работающие в соответствии с алгоритмом k : = k +1 для всех
состояний k от 0 до 2 n–1. В цифровых устройствах нашли применение вычитающие счетчики k : = k –1,
которые можно построить аналогично суммирующим при подаче на входы последующих триггеров
сигналов с инверсных выходов предыдущих.
С помощью комбинационной схемы реализуются реверсивные счетчики, объединяющие схемы
суммирования и вычитания (рис. 7.13).
M
M
Вх J TT J TT & 1 J TT Q2
Q0 & 1 Q1
c c c
K & K & K

Рис.7.13. Реверсивный счетчик

При разрешающем сигнале М = 1 открыты верхние схемы совпадения и работают цепи передачи
сигнала с использованием уровней прямых выходов триггеров, обеспечивающих суммирование
поступающих на входы импульсов. Противоположный разрешающий сигнал М = 0 приводит к
подключению цепей передачи сигнала с использованием уровней инверсных выходов триггеров,
реализующих операцию вычитания, т.е. уменьшения кода при поступлении счетных импульсов.
В различных устройствах необходимы счетчики, которые могут считать не только в двоичной, но и
других системах счисления (десятичной, троичной и т.п.). Счетчики с произвольным модулем счета
Ксч  2n реализуют путем исключения лишних (2n – Ксч) состояний с помощью комбинационной
схемы или предварительной установки начального кода.
Десятичный счетчик можно построить на основе четырехразрядного двоичного со схемой
совпадения (рис.7.14).
Q0 Q1 Q2 Q3
S TT S TT S TT S TT
c 1 2 3 4 &
Т Т Т Т

R R R R

Рис.7.14. Структура счетчика с модулем 10

При поступлении первых восьми импульсов схема работает как двоичный счетчик с
естественным порядком счета (0000; 0001;… 1000). С приходом девятого импульса его код 92 = 1001
определяет схема совпадения и формирует на своем выходе напряжение U1, которое поступает на входы
триггеров ТТ2 ,ТТ3 и переключает их в единичное состояние. Таким образом, счетчик пропускает 6
“лишних” состояний и переходит к коду 1111, завершающему цикл счета.
В серийных вычислительных системах (например, микропроцессорных) невозможно дополнять
внутреннюю структуру встроенных двоичных счетчиков. При необходимости получения счетчика с
произвольным модулем программным способом производят начальную установку двоичного счетчика.
Например, для Ксч = 10 в четырехразрядный двоичный счетчик предварительно устанавливают код 0110
= 62, т.е. равный числу “лишних” состояний.
Выпускаемые промышленностью счетчики имеют в своем составе дополнительные входы и
устройства (вход сигнала разрешения счета, дешифратор и т.п.), расширяющие их функциональные
возможности.

12.2. Полупроводниковые устройства памяти (ОЗУ, ПЗУ).

Типы, структура и параметры запоминающих устройств.

Эффективность систем обработки информации во многом определяется характеристиками

технических средств ее хранения, т.е. организацией и свойствами памяти. Памятью называют
способность воспринимать, хранить и воспроизводить информацию. Технические средства,
реализующие функции памяти, носят называние запоминающего устройства (ЗУ).
Основой ЗУ служит материальная среда, связанная с каналами ввода (записи) и вывода
(воспроизведения) информационных сигналов. Физическая среда идеального ЗУ фиксирует полученное
под действием внешнего сигнала s(t) изменение параметра χ(t), называемое следом, хранит его
заданный промежуток времени Т и воспроизводит записанный сигнал без искажений s(t –T). Под
влиянием внутренних процессов и внешних воздействий в запоминающих ячейках на всех этапах
преобразования происходят искажения сигналов, уровень которых зависит от многих факторов.
Изменение параметров среды под действием сигнала может быть непрерывным (аналоговые ЗУ)
или скачкообразным (дискретные ЗУ). Наибольшее распространение получили использующие двоичное
кодирование хранимых данных цифровые ЗУ, информационная среда которых представляет собой
совокупность запоминающих элементов (ячеек) с двумя устойчивыми состояниями. Реализация
цифровых ЗУ базируется на использовании различных физических эффектов, определяющих классы
электромеханических, электромагнитных, полупроводниковых, оптоэлектронных, термопластических,
акустоэлектронных и других устройств.
Эффективность цифровой электронной системы во многом определяется свойствами ЗУ,
составляющих значительную ее часть. Разнообразные требования к параметрам обусловили
использование в вычислительной структуре иерархической системы памяти с разного
функционального назначения и типа. Обмен информацией в вычислительной системе осуществляется
с использованием шины данных (магистрали), объединяющей функциональные блоки (рис.8.1).

ВЗУ ПЗУ ОЗУ ЦПЭ СОЗУ УВВ БЗУ

Рис.8.1. Запоминающие устройства в вычислительной системе

По принадлежности к вычислительному средству ЗУ делят внутренние, непосредственно

входящие в его структуру и внешние (ВЗУ), предоставляющие возможность переноса данных из одной
вычислительной системы в другую. В соответствии с функциональным назначением среди внутренних
ЗУ выделяют:
- оперативные (ОЗУ), непосредственно участвующие в вычислительном процессе с непрерывной
(оперативной) заменой содержащихся данных;
- сверхоперативные (СОЗУ), работающие непосредственно с центральным процессорным элементом
(ЦПЭ);
- постоянные (ПЗУ) для хранения программ и данных, практически не изменяющихся в течение срока
службы вычислительной системы;
- буферные (БЗУ), обеспечивающие согласование темпа работы внешних устройств различного
быстродействия, подключенных через устройства ввода – вывода (УВВ).
Основные свойства ЗУ, по которым производится их сопоставление, характеризуют
следующие параметры:
1) информационная емкость N, т.е. максимальный объем хранимой информации в битах или байтах;
2) быстродействие, определяемое временем выборки tв от момента подачи сигнала до появления
информации на выходе и циклом записи tц, т.е. минимально допустимым интервалом между моментом
записи и считывания, за который можно ввести, модифицировать или выбрать данные;
3) надежность, зависящая от времени безотказной работы;
4) энергопотребление (в ряде случаев удельное, т.е. на 1 бит информации;
5) стоимость или отношение стоимость/(совокупность параметров).
По способу обращения цифровые ЗУ являются адресуемыми устройствами, т. е. чтение и запись
информации осуществляется в соответствии с назначенным идентификатором (адресом). В основные
свойства ЗУ включают способ адресации и адресное пространство. Адресное хранение информации
привело к наличию в составе ЗУ устройств управления доступом в заданную область носителя для
записи – воспроизведения двоичных сигналов.
Характерные параметры ЗУ зависят от способа организации, структуры построения, принципа
функционирования, элементного состава, технологического изготовления. Различие видов ЗУ
определяется видом информационного носителя и характером процессов записи- воспроизведения.
Внешние ЗУ, предназначенные для хранения весьма больших объемов данных, преимущественно
используют взаимно перемещаемые (подвижные) конструкции носителя и блоков записи-
воспроизведения сигналов. В вычислительном приборе устанавливается дисковод с управляющим
устройством (контроллером), а запоминающая среда расположена на подвижных носителях, например,
компакт - дисках.
В магнитных ЗУ носитель представляет собой магнитотвердый материал (с широкой петлей
гистерезиса), нанесенный тонким слоем на поверхность керамического диска. При записи
размагниченный (или намагниченный до насыщения) магнитный носитель перемещают в поле
записывающей головки (ГЗ), в обмотку которой подают импульсы тока iз, отражающие регистрируемый
сигнал u1. Процесс чтения заключается в перемещении носителя вблизи головки воспроизведения (ГВ),
в обмотке которой за счет внешнего поля намагниченного материала наводится напряжение u = dФ/dt.
Полученное напряжение усиливается и обрабатывается для восстановления записанного сигнала u2.
Существует множество способов представления цифровых сигналов при магнитной регистрации
информации, отличающихся плотностью записи, помехозащищенностью, аппаратными затратами.
Достоинством магнитной записи является простота электрического процесса записи - воспроизведения
без промежуточных преобразований цифровых сигналов, практически неограниченный срок хранения
данных и возможность многократной перезаписи информации при достаточно высокой плотности
записи.
Конструкция накопителя содержит несколько дисков, смонтированных на оси – шпинделе,
который приводится во вращение электроприводом. Головки записи – воспроизведения помещают на
позиционер, приводимый в движение электроприводом на основе соленоидального линейного
электродвигателя. Накопитель оснащен электронной схемой управления (стабилизаторы скорости,
дешифраторы команд контроллера, усилители записи – чтения и т.п.), построенной на основе
цифрового сигнального процессора.
Оптические ЗУ предназначены для регистрации весьма больших объемов данных, т. к.
обладают очень высокой плотностью записи данных (более 10 Мбит/мм). Информация в оптическом ЗУ
хранится в виде последовательности отражающих и неотражающих участков на дорожках плоской
поверхности вращающегося диска.
В соответствии с технологией записи видеодиски с точки зрения пользователя можно разделить
на две группы: 1) только для чтения (запись информации осуществляют в промышленных условиях); 2)
с возможностью записи информации пользователем. В первом случае вначале записывают информацию
на мастер-диск, с которого делают матрицы для тиражирования компакт-дисков. Во втором варианте
пользователь записывает информацию с использованием специального записывающего устройства.
Процессы записи информации в обоих вариантах практически идентичны.
Регистрируемый двоичный сигнал управляет работой оптического модулятора, который
изменяет интенсивность светового потока излучаемого полупроводниковым лазером. Смещенный
системой приводов в заданную точку диска световой поток воздействует на чувствительный параметр
запоминающей среды, характеристики которой определяют технические и эксплуатационные
параметры всего оптического ЗУ. Применяется два основных типа запоминающих сред:
- с непосредственным изменением параметров носителя (отражения, пропускания, преломления) под
действием оптического излучения;
- с преобразованием светового потока в тепловую энергию, изменяющую параметры носителя
(прожигает пленку, изменяет направление намагниченности магнитного покрытия).
Для считывания информации в оптических ЗУ обычно используют те же узлы, что и при записи с
меньшей энергией излучения, что обеспечивает возможность многократного воспроизведения.
Нашли применение также устройства управления магнитными свойствами материала с помощью
оптического излучения, которые относят к магнитооптическим.
Полупроводниковая память занимает ведущее место по универсальности применения и
аппаратной совместимости внутренних ЗУ с микроэлектронными вычислительными средствами.
Планарная полупроводниковая технология позволяет сформировать запоминающий элемент (ЗЭ) в виде
ячейки, которых отведена локальная область полупроводника с динамически изменяемыми свойствами.
Под действием входных сигналов происходит изменение электрофизических параметров областей и
разделяющих их переходов. Конструктивно-технологический уровень БИС ЗУ весьма высок и на
основе достижений интегральной технологии постоянно идет их интенсивное совершенствование,
связанное с уменьшением минимального нормативного технологического размера, применением
медных линий связи и многоуровневой системы межсоединений с рациональной трассировкой,
созданием оптимальной схемы элемента и структуры накопителя, снижением напряжения питания и
целым рядом других аспектов.
Завершенное запоминающее устройство содержит накопитель в виде массива ЗЭ и устройство
управления, обеспечивающее в соответствии с адресом (А0 , . . . Аn) операции записи и чтения данных
(рис.8.2).

DO/DI УУ накопитель
DCy
А0 , . . Аn
CS, W/R… DCx
с ЗЭ

Рис.8.2. Общая структура полупроводникового ЗУ

 Схема управления может занимать до половины площади кристалла БИС ЗУ и включать
множество блоков: мультиплексированные регистры хранения адресов и данных, дешифраторы кода
адресов строк (DCx) и столбцов (DCy), усилители записи – чтения, формирователи адресных сигналов,
усилители сигналов входных DI и выходных DО данных, логические схемы выборки (CS) и разрешения
(W/R).
Накопитель имеет матричную структуру, логическая организация которой обеспечивает
возможности доступа к конкретному ЗЭ при двухкоординатной выборке или к группе ЗЭ при
однокоординатной выборке (словарная организация). Организация ЗУ отражена в паспортных данных
(например, память 256 1 означает ЗУ емкостью 256 бит с произвольной двухкоординатной выборкой
одноразрядных данных, а память 32К  8 означает ЗУ емкостью 256 К или 256 1024 бит с записью или
считыванием данных 8 - разрядными словами, т. е. байтами).
По способу организации адресного доступа к ЗЭ различают память с последовательным и
произвольным доступом. При последовательной выборке установлена жесткая очередность обращения
к ячейке или группе ЗЭ (слова). Например, в магазинных регистровых ЗУ происходит последовательное
во времени заполнение данными DI, их перемещение и чтение в соответствии с правилами: а)
последним вошел – первым вышел (LIFO) для выходных данных DO1, б) первым вошел – первым
вышел (FIFO) для выходных данных DO2 (рис.8.3).

DI RG1 RG2 ............. RGn-1 RG1

DO1 DO2
с
Рис.8.3.
Регистровое ЗУ с последовательным выбором
Все ячейки опрашиваются за период обращения и повторный выбор возможен только спустя этот
интервал времени.
В запоминающих устройствах с прямой произвольной выборкой (ЗУПВ), называемых в
зарубежной литературе Random Access Memory (RAM), обращение производится непосредственно по
заданному адресу, причем скорости записи и считывания не зависят от местоположения элемента в
накопителе. В некоторых ЗУ осуществляют ассоциативный выбор данных, когда поиск информации
производят по ее смыслу, заданному некоторым признаком.
Если память с предварительно занесенными данными позволяет производить только операцию
считывания, то его относят к постоянным запоминающим устройствам ПЗУ или ROM (Read Only
Memory).
Важным свойством запоминающего устройства является способность хранения информации при
отключении электропитания. Постоянные запоминающие устройства (ПЗУ), предназначенные для
хранения весьма редко изменяющихся данных, выполняются энергонезависимыми. Извлечение данных
из запоминающих ячеек может сопровождаться их стиранием (однократное чтение) или сохранением
состояния, обеспечивающем возможность многократного чтения.
Прогресс в области вычислительной техники предъявляет постоянно растущие требования по
увеличению информационной емкости ЗУ, повышению быстродействия, уменьшению
энергопотребления при условии снижения их стоимости. Регулярная структура расположения
однотипных ЗЭ обладает наибольшей плотностью упаковки и обеспечивает максимальную емкость на
ограниченной площади кристалла. Увеличение информационной емкости и стремление повысить
степень интеграции ограничиваются фундаментальными физическими и конструктивными
ограничениями, связанными с протяженностью переходных областей, максимальным значением
напряженности электрического поля и другими факторами.
Повышение быстродействия БИС ЗУ с максимальной степенью интеграции ограничено в первую
очередь рассеиваемой в кристалле мощностью, которая не должна превышать отводимую тепловую
мощность. При естественном охлаждении в качестве оценки можно принять значение рассеиваемой
мощности 2 Вт с площади 1 см2. Увеличить отводимую мощность можно за счет применения
эффективных способов охлаждения (принудительного с помощью вентилятора или использования
специальных корпусов с радиаторами).
При оценочных расчетах быстродействие элементов можно характеризовать временем
переключения τ, зависящим от энергии его переключения А = Р τ при средней мощности потребления Р.
Схемные методы снижения мощности элементов в основном сводятся к уменьшению напряжения
электропитания. Это приводит к снижению амплитуды рабочих сигналов и уменьшению логического
перепада. Во избежание сбоев при считывании расчетные логические уровни напряжения должны
превышать помехи.
Для микросхем на базе МДП технологии основное потребление элементом энергии приходится
на режимы переключения, длительность которых зависит от значений емкостей структуры и разрядных
(переходных) токов. В системах с матричной организацией основное влияние оказывают емкости
формирующих схему ЗУ линий связи (шин), обладающих большой протяженностью (например, при
площади кристалла 1 см2 общая длина соединений может составлять единицы метров) и занимающих
до 70% площади. Значения емкостей зависят от параметров линий связи, т.е. материала, расположения и
размеров проводников (длины, ширины, зазора). Существенную роль в повышении быстродействия ЗУ
играет рациональное размещение линий связи (трассировка межсоединений на кристалле).
Сложные и, как правило, противоречивые требования к системам памяти индивидуальных
вычислительных средств не позволяют реализовать ЗУ с использованием единственной промышленной
микросхемы. Для обеспечения гибкости проектирования систем памяти применяют модульный
принцип их построения. Структура и параметры используемых модулей определяет основные
характеристики ЗУ в целом (аппаратные затраты, быстродействие, надежность, стоимость).
Требования к информационной емкости ЗУ могут превосходить возможности одной ИМС как по
числу хранимых слов, так и по их разрядности. Для удовлетворения заданных требований БИС ЗУ
объединяют в модули, которые вместе управляющим устройством образуют функциональный блок
памяти.
Схема объединения модулей зависит от типа организации ИМС ЗУ: одноразрядные (с матричной
организацией) и многоразрядные (со словарной организацией). При словарной организации, (например,
ЗУ емкостью 128  8 бит) матрица ячеек накопителя 3232 бита подделена на 128 групп по 8 бит
каждое (рис. 8.4).
 1 1 2 ·· 8 9 10 · · 24 25 · · 32
DCX
2
A0
3
A1
4
A2
A3 31
A4 32

A5
MUX1 MUX2 MUX7
A6
D0 D1 D7

Рис.8.4. Структура ЗУ емкостью 1к с организацией 1288

Адресные шины разделены на две части: первая задает код выбора строки, а вторая определяет
номер селектора 4:1 (MUX0, . . MUX7), подключающего заданное слово (группу ЗЭ) через усилители
записи - чтения к шинам данных. Режим работы задает устройство управления.
Как уже указывалось, ЗУ с матричной организацией имеют единственную линию данных и
позволяют производить запись - чтение данных побитно в соответствие с адресом. Большие блоки
памяти достаточно просто построить на базе одноразрядных БИС с помощью наращивания разрядности
до требуемого уровня путем объединения одноименных адресных и управляющих входов. Такое
соединение обеспечивает минимальную емкостную и токовую нагрузку вследствие отсутствия
параллельного соединения шин данных.
Для наращивания числа хранимых слов в блоке, состоящем из одинаковых ИМС, объединяют
одноименные управляющие входы и соединяют параллельно шины данных на входе и выходе для
образования входной и выходной шин блока (рис.8.5). Адресное пространство блока расширяется путем
добавления старших разрядов, которые используются для выбора соответствующей микросхемы. ЗУ с
такой организацией носят название страничных. Это отражает процесс заполнения модулями в
соответствии с номером страницы, задаваемой кодом старших разрядов адреса А6, А7.

А0 А0 RAM А0 RAM
А1 1 А1 4
А1
. f0 . f0
. .
f1 f1
А5 А5 А5 DO
f2 f2
DI0 DI0
. f3 . f3
DI . .
DI3 DI3
W/R W/R W/R
А6 DC CS CS

А7

Рис.8.5. Объединение четырех модулей 644 в ЗУ 5124

 Наращивание числа слов привело к возрастанию аппаратных затрат (введение дешифратора и
дополнительных линий), а параллельное соединение ряда линий передачи сигналов увеличило к
увеличению емкостной нагрузки на элемент.
Взаимодействие различных устройств в единой системе возможно при обеспечении их
организационной (одинаковых форматов данных, совпадении протоколов), конструктивно-
технологической, аппаратной и электрической совместимости. Свойства БИС ЗУ характеризуются
информационной емкостью и организацией памяти, быстродействием, энергозависимостью хранимых
данных, типом корпуса и подключаемой магистрали (интерфейса), напряжениями электропитания и
уровнем потребления.
Микросхема ЗУ как элемент электронной аппаратуры описывается электрическими
параметрами, характеризующими режимы работы, совокупность управляющих сигналов и способы
сопряжения с другими узлами. Статические параметры ЗУ, определяемые соответствующими
параметрами элементов накопителя и управляющих устройств, включают номиналы и допуски
питающих напряжений, потребляемые от источников токи, логические уровни напряжений и токов,
коэффициенты разветвлений и объединения. Динамические характеристики представляют собой
зависимости от времени последовательностей сигналов управления в различных режимах работы и
описываются такими параметрами как длительности импульсов на всех входах и их взаимное
распределение.
Указанные характеристики и параметры, приведенные в нормативно-технической документации
для конкретной БИС ЗУ, становятся доступными после выбора типа памяти и ее элементной базы в
виде набора ИМС. На начальной стадии распределения ресурсов памяти между различными типами
используют сравнительные характеристики, описывающие основные свойства ЗУ, и их соответствие
требованиям к прибору в целом. Для успешного решения задачи выбора типов ЗУ необходимо знать
основные принципы построения систем памяти и обладать информацией о номенклатуре и свойствах
выпускаемых БИС ЗУ, а также тенденциях их развития.
Работу электронных вычислительных систем задает память программ и разрушение
содержащейся в них информации при воздействии помех и внешних мешающих воздействиях
(отключении электропитания, и) может привести к выходу из строя системы. ЗУ программ должно
удовлетворять требованию сохранения данных при отключении электропитания. Выпускается
несколько типов ПЗУ, удовлетворяющих указанному условию и взаимно дополняющих друг друга. Они
отличаются способом программирования, сложностью, надежностью, быстродействием, стоимостью и
другими факторами, которые определяют возможности их применения в разрабатываемом устройстве.
Программируемые изготовителем масочные ПЗУ имеют более простую структуру, высокую
надежность и низкую стоимость по сравнению с другими типами постоянной памяти. Их целесообразно
использовать в изделиях, предназначенных для серийного производства. Для малого числа
изготавливаемых приборов удобно использовать однократно программируемые пользователем ПЗУ,
которые позволяют заносить индивидуальные данные на этапе разработки приборов. В системах,
алгоритм работы которых могут изменяться, удобными являются перепрограммируемые ПЗУ. РПЗУ с
ультрафиолетовым стиранием применяют в вычислительных устройствах с весьма редким изменением
алгоритма работы, т. к. для полного стирания информации необходимо извлечение ИМС из устройства
и значительное время (минуты) облучения ультрафиолетовым светом. Электрически стираемые ПЗУ
(ЭРПЗУ) удобны при разработке опытных образцов и уникальных изделий, т. к. допускают
многократное перепрограммирование любой адресно- доступной области накопителя непосредственно
в составе прибора. Это позволяет использовать ЭРПЗУ на этапе предварительной отладки системы с
последующей заменой ее на более дешевые типы ПЗУ. Следует иметь в виду, что стоимость РПЗУ
гораздо выше, чем ПЗУ однократно программируемые.
Совершенствование логической организации электрически стираемого ПЗУ, ее структуры и
схемотехнических решений на основе новых технологических приемов привело к созданию
перспективного вида ЭРПЗУ (EEPROM), называемого флэш – памятью (flash – вспышка), сочетающего
большую плотность упаковки данных и высокое быстродействие, которое получено благодаря
организации функционирования подобно накопителям на магнитных дисках. Быстрое стирание
производится одновременно целого сектора ЗУ, что сокращает суммарную длительность управляющих
сигналов, а запись осуществляется байтами в последовательном порядке. Высокая плотность упаковки
получена счет топологии ячейки, включающей восемь интегрированных в единое целое транзисторов.
Большая информационная емкость флэш ЗУ позволяет использовать их в качестве малогабаритной
полупроводниковой внешней памяти без подвижных деталей, что весьма важно в мобильных системах.
Например, модуль флэш-диска FDM-32 емкостью 32 Мбайта обеспечивает скорость обмена данными
порядка 1 Мбайт/с при потреблении примерно 200 мА.
Неотъемлемой частью вычислительной системы являются оперативные ЗУ, представленные
двумя разновидностями:
- статическими ОЗУ (Static RAM) с ЗЭ триггерного типа,
- динамическими ОЗУ (Dynamic RAM) с ЗЭ конденсаторного типа.
Статические ОЗУ имеют высокое быстродействие и значительно проще в эксплуатации, но
уступают динамической памяти по информационной емкости. Они используются в буферных
устройствах небольшой емкости высокого быстродействия (например, кэш-памяти). В системах
обработки больших объемов информации преимущественно применяются динамические ОЗУ,
отличающиеся большим многообразием.
Функционально завершенный блок ОЗУ содержит набор микросхем памяти, управляющее
устройство (контроллер) и вспомогательные согласующие схемы (буферные регистры, шинные
формирователи). Типовые БИС ОЗУ предназначены для работы в асинхронном режиме, когда запись и
чтение производятся в произвольные моменты времени при установке на входах соответствующих
последовательностей управляющих сигналов. Для повышения быстродействия ОЗУ в составе
вычислительной системы используются различные схемотехнические и организационные решения.
Один из подходов основан на обеспечении определенного порядка чередования адресов при жесткой
синхронизации работы ОЗУ и процессора (Synchronous DRAM). Например, обеспечивается быстрый
страничный доступ, когда после выбора строки матрицы возможно обращение к данным в различных
модулях без изменения адреса строки. Другой подход заключается в дополнении динамической памяти
небольшой по объему быстрой статической памятью, которая работает по принципу согласования
режимов быстрого и медленного обращения.
Блоки динамической памяти с произвольной выборкой (DRAM) занимают ведущее место при
построении оперативных ЗУ благодаря огромной информационной емкости ИМС с достаточным
быстродействием. При их использовании в специальных электронных вычислительных системах
следует учитывать особенности, связанные с хранением больших массивов информации в форме
достаточно малых зарядов конденсатора. Основная трудность связана с решением проблемы
обеспечения их помехозащищенности. Переходные процессы, обусловленные управляющими
сигналами в многочисленных линиях связи блока, могут вызвать значительные импульсные помехи,
приводящие к незапланированным зарядам запоминающих конденсаторов. Одновременное
переключение огромного числа быстродействующих элементов связано с появлением больших
переходных токов, которые на некоторое время повышают потенциал нулевого провода, что также
приводит к искажению информации.
Для эффективной безотказной работы вычислительного устройства в непрерывном режиме
необходимо часть оперативной памяти иметь энергонезависимой, т. е. сохраняющей информацию при
отключении (отказе) электропитания. Для этого применяется резервное батарейное электропитание с
логическими схемами переключения или размещение в одном корпусе со статическим ОЗУ схемы
контроля питающего напряжения и небольшого теневого ЭРПЗУ для хранения основной информации.

Оперативные запоминающие устройства

Оперативное ЗУ предназначено для хранения быстро и непрерывно изменяющихся данных в

ходе выполнения процессором вычислительных операций. Под управлением процессора из ОЗУ
считываются данные и код команды, результаты выполнения которой (новые данные) пересылаются и
записывается в ОЗУ. Измененные данные могут быть размещены в тех же ячейках памяти, что и
исходные, т.е. за цикл обращения к памяти происходит обновление содержимого ОЗУ. Такой режим
работы обеспечивают ЗУ с произвольной выборкой (Random Access Memory), обладающих примерно
одинаковыми интервалами времени записи и чтения данных.
Оперативное ЗУ, используемое для размещения выбираемых кодов программных команд и
обрабатываемых данных, непосредственно взаимодействует с процессором и определяет скорость
выполнения операций вычислительным устройством. Увеличение объема памяти расширяет
функциональные возможности вычислителя, но рост емкости ЗУ влечет за собой возрастание времени
обращения (записи и выдачи данных), что снижает производительность системы. Для рациональной
организации процесса обработки данных в вычислительных системах используют иерархическую
структуру памяти, включающую несколько видов ЗУ разной емкости и быстродействия:
- оперативную память большого объема для хранения кодов команд и используемых при вычислениях
данных (собственно ОЗУ, функционирующее в темпе работы магистрали);
- сверхоперативную память (СОЗУ) небольшой емкости и высокого быстродействия, работающую
непосредственно с центральным процессорным элементом, для хранения промежуточных данных и
адресной информации;
- быстродействующее ЗУ небольшого объема, в котором по мере работы процессора накапливается
наиболее актуальная, т.е. часто используемая информация.
Последний вид ЗУ, называемый КЭШ – памятью (cache означает что-либо припрятанное),
позволяет повысить производительность вычислений за счет быстрого выбора повторяющихся команд
и данных (на порядок быстрее, чем из ОЗУ).
 Выбор типов ОЗУ и их сопоставление осуществляют с помощью набора свойств и
определяющих базовых параметров:
- характер хранения (вид доступа, особенности сопряжения с внешними устройствами);
- быстродействие (время доступа или частота выборки);
- общая емкость и организация накопителя;
- организация управления данными;
- электрические параметры (напряжение электропитания, потребляемый ток, уровни логических
напряжений и токов);
- технологическое и конструктивное исполнение (элементная база, тип корпуса);
- условия эксплуатации (температура, влажность).
Параметры ОЗУ существенно зависят от технологии и типа ЗЭ, а также связанных с ними
усилителей записи - считывания и схемы управляющего устройства. Промышленность выпускает
весьма широкую номенклатура БИС ОЗУ, отличающихся основными параметрами и стоимостью,
предоставляющих возможность построения различных систем памяти, удовлетворяющих заданным
требованиям.
Микросхема ОЗУ содержит на одном кристалле матрицу ЗЭ (накопитель), представляющий
собой набор запоминающих элементов Эjk, соединенных с адресными шинами, усилители записи -
считывания, регистр адресов (RgA), дешифраторы выбора сторок (DCx) и столбцов (DCy) управляющие
устройства (УУ) усилители записи – чтения (рис.8.6,а).

1 1
Rg A DCx
A RAM
Э1 Э1 0A
i 1
j 2
3
i+1 4
DO
Эj1 Эjk 5
DI 6
W/R УУ 7
DI
r C W/R DI
DCy 5V
1 k
CS 0V
а) б)

Рис.8.6. Структура ОЗУ (а) и его обозначение (б)

При поступлении на микросхему внешнего разрешающего сигнала выбора кристалла (Chip
Select) CS = 1 адрес заданной ячейки (или слова, включающего группу ячеек) поступает на вход
регистра адреса и с него подается на дешифраторы строк и столбцов. Последний в соответствии с
сигналом W/R подключает к вертикальным шинам один из усилителей записи-чтения, осуществляя
операции приема или выдачи сигнала.
Конструктивно завершенная БИС ЗУ (рис.8.6,б) оснащена внешними выводами для подключения
к шинам данных, адреса и управления. Увеличение информационной емкости ЗУ требует наращивания
числа адресных линий, что не всегда возможно при ограниченном количестве внешних выводов
корпуса микросхемы. Это приводит к необходимости передачи адреса в два приема: вначале адреса
строки, затем – адреса столбца, что уменьшает быстродействие устройства.
Выбор запоминающего элемента ЗЭrj и обращение к нему для записи или считывания данных
происходит по одной и той же структурной схеме (рис.8.7,а).
 xr Kx Kx
ЗЭj
W/R yj
1
&

CS & V
DI
V УЗ
Kc Ky
а)
DO Dj0 Dj1
УЧ
Ux
t
Uy
t
CS
t
DI τ
t
W/R
t
D
б) t

Рис.8.7. Схема выбора ЗЭ (а) и временные диаграммы (б)

Процесс записи данных U 0 или U 1 в ячейку ЗЭrj осуществляется при подаче единичных уровней
напряжения на соответствующие шины дешифраторов Uxr = U 1 и Uyj = U 1, что вызывает замыкание
ключей Kx и Ky (рис.8.7,б). Первые подключают выходы ЗЭ к шинам данных Dj0 и Dj1, а вторые готовят
их соединение с усилителями записи-чтения. Усилители выполнены по схеме с тремя состояниями,
которыми управляет сигнал V: при V = U 1 выходной сигнал усилителя повторяет входной, а при V = U 0
выход переходит в высокоимпедансное состояние, позволяющее использовать единственную шину
данных в режимах записи и чтения.
Для записи в ЗЭ единичного сигнала U 1, поданного на вход DI, на входе разрешения записи W/R
задают напряжение UW = U 1, при поступлении которого логическая схема формирует сигнал V = U 1,
переводящий в активное состояние усилитель записи (одновременно противоположным сигналом
выходы усилителя воспроизведения переводится в разомкнутое состояние). Запись происходит при
подаче сигнала выбора кристалла UCS = U 1 длительностью τ, смещенного на интервал tз относительно
времени начала адресного сигнала. Интервалы времени назначаются таким образом, чтобы исключить
сбои в работе вследствие переходных процессов в тракте записи сигнала. Сигнал CS = 1 вызывает
замыкание ключа Kc , приводящее к подключению выхода усилителя записи через шины данных к
запоминающему элементу.В режиме считывания данных порядок подачи управляющих сигналов такой
же, но при установке на входе W/R нулевого уровня напряжения UW = U 0 логическая схема
активизирует усилитель чтения, входы которого подключаются к шинам данных.
Быстродействие ЗУ, т. е. длительность процессов записи и чтения данных определяется
суммарной задержкой сигналов во всех элементах тракта.
Микросхемы ОЗУ по способу хранения данных (типу ЗЭ) делят на две группы:
- статические (SRAM), использующие бистабильные тригерные элементы хранения;
- динамические (DRAM) с запоминанием информации на основе заряда конденсатора.
С т а т и ч е с к и е ОЗУ имеют накопитель с ЗЭ в виде различных модификаций потенциальных
триггеров на биполярных или полевых транзисторах. При отключении электропитания записанная в ЗЭ
информация утрачивается, т.е. статические ОЗУ являются энергозависимыми.
Особенности и параметры различных типов микросхем статических ЗУ определяются в первую
очередь технологическими и схемотехническими принципами построения ЗЭ накопителя (триггеров).
Технология ТТЛШ позволяет получить микросхемы с широким диапазоном значений параметров,
характеризующих быстродействие и энергопотребление ЗЭ. Разработка по технологии n-МДП
триггеров, близких по быстродействию элементам ТТЛШ, обладающих более низким потреблением,
занимающих меньшую площадь и имеющих простой цикл изготовления, привело к их
преимущественному использованию в схемах статических ОЗУ. Применяемые также КМДП элементы
имеют более сложную технологию изготовления и структуру, обеспечивающую меньшую плотность
элементов на кристалле, но обладают минимальной мощностью потребления.
Типичный n-МДП элемент представляет собой статический RS триггер на транзисторах Т1, Т2 с
двумя парафазными совмещенными входами-выходами, которые через ключевые транзисторы Т3, Т4
подключены к шинам данных (рис. 8.8,а).
+V +V
Dj0 Dj1
Dj0 R1 R2 Dj1 Тp Тp

Т3 Т1 Т2 Т4 Тn Тn Т4
Т3
С1 С2 С1 С2
xr xr
а) б)
Рис.8.8. Запоминающие элементы статического ОЗУ: а – n-МДП, б – КМДП

В зависимости от сочетания сигналов управления ЗЭ может работать в режимах хранения,

записи или считывания. В режиме хранения напряжение адресной шины Ux =U 0  0 и ключевые
транзисторы Т3, Т4 находятся в закрытом состоянии, отключив входы (выходы) триггера от шины
данных. В режимах записи и считывания на адресной шине присутствует высокое напряжение Ux =U 0 и
ключевые транзисторы открыты. При записи емкости С1, С2 заряжаются до заданных на шинах данных
напряжений, обеспечивая соответствующее состояние триггера. Аналогично при считывании
потенциалы выходов триггера поступают высокоомный вход усилителя, что обеспечивает чтение без
разрушения информации.
В некоторых сериях микросхем вместо резисторов R1, R2 используют нагрузочные n-МДП
транзисторы. Схемы с высокоомными резисторами (до 10 9 Ом), полученные на основе поликремния в
результате совершенствования технологии, обеспечивают высокий уровень интеграции и снижение
потребления в режиме хранения. Для уменьшения потребления в режиме хранения используют
пониженное до 2…3 В напряжение электропитания или источники импульсного напряжения.
Наименьшим потреблением отличаются статическая память на ЗЭ, выполненных по КМДП
технологии (рис. 8.8,б). В режиме хранения в силу особенностей схемы на взаимодополняющих
транзисторах Тn и Тp (закрытое состояние одного из транзисторов цепочки) потребляемая микросхемой
от источника питания мощность снижается примерно на три порядка. Малое энергопотребление ОЗУ на
КМДП триггерах используют для получения ОЗУ, сохраняющих записанную информацию при
отключении электропитания. Для этого в блоке памяти к выводам питания через ключ подключают
резервный источник напряжения (малогабаритный литиевый элемент). При выключении основного
питания ключ замыкается и подключает к блоку буферный источник напряжения.
Микросхемы статического ОЗУ изготавливают, как правило, на не слишком большие емкости
(до 1 Мбит) с временем доступа от 100 до 10 нс и менее. ЗУ меньшей емкости с высоким
быстродействием применяют в устройствах КЭШ памяти. Запоминающая ячейка накопителя
статического ОЗУ на потенциальных триггерах не обеспечивает высокой степени интеграции и
большой информационной емкости. Отказ от триггерных ячеек хранения данных (переход к
динамическим способам) приводит к существенному увеличению плотности упаковки элементов, росту
информационной емкости и снижению стоимости микросхем ЗУ.
Динамическую ячейку можно получить, убрав из схемы триггерного ЗЭ нагрузочные резисторы
R1, R2 вместе с источником электропитания V, и для хранения данных использовать заряды
конденсаторов сток-исток C1 = C2 = C, причем высокое U 1 и низкое U 0 напряжения и
соответствующие им заряды q1= CU1 и q0= CU 0 обозначают символами 1 и 0. Запись информации в
полученный ЗЭ можно осуществлять так же как в триггерную ячейку. Процесс считывания заключается
в фиксации усилителем чтения изменения зарядов емкостей при их подключении через открытые
ключевые транзисторы к шинам данных. Изменение первоначального заряда емкости означает
разрушение информации при воспроизведении. В режиме хранения при отключении емкостей от шин
данных происходит их разряд через проводимости затвор – исток и выравнивание напряжений, т.е.
постепенное стирание записанной информации.
Существует несколько вариантов построения емкостной запоминающей ячейки (ЗЯ),
отличающихся числом транзисторных ключей и технологией изготовления. В большинстве случаев
запоминающий конденсатор и ключевые транзисторы формируют с использованием n-МДП
технологии, обеспечивающей малые размеры ячейки, высокое быстродействие и малые токи утечки.
Разрушение информации, хранимой в виде заряда конденсатора, требует проведения его
периодического восстановления (регенерации данных). Поскольку режим считывания также приводит к
стиранию данных, то обязательной операцией при чтении является их восстановление по всех ЗЭ,
подключенных к выбранной строке. Фактически режим регенерации входит в единый цикл считывания-
восстановления.
Создание динамических БИС ОЗУ большой емкости с высокой степенью интеграции
потребовало оптимизации схемы ЗЭ и уменьшения числа шин. Для минимизации площади разработан
однотранзисторный ЗЭ, структура которого совмещает запоминающий конденсатор СХ, ключевой
транзистор Т и выводы шин адреса Х и данных D (рис.8.9,а). В приведенной структуре исток и сток
транзистора образуют области n+, причем сток имеет контакт с металлической шиной данных D.
Затвором служит слой поликремния Si*, выполняющий функции шины Х адреса строки. Обкладками
конденсатора СХ служит область n+ истока и слой поликремния, образующий общую конденсаторную
шину 0.

Si* Al (D)
Si*
(Х ) SiO2
(0) X D
CХ Т
n+ n+
CХ СD
а) p-Si б) 0

Рис.8.9. Структура (а) и эквивалентная схема (б) однотранзисторного ЗЭ

При записи импульс выборки Ux =U 1, поданный на адресную шину Х открывает ключевой
транзистор и на конденсаторе создается напряжение, установленное на шине данных D (рис.8.9,б).
Одновременно в остальных элементах выбранной строки может выполняться регенерация. В режиме
хранения напряжение на адресной шине Ux =U 0  0 обеспечивает закрытое состояние транзистора,
отключающего конденсатор от шины данных. В режиме считывания предварительно на шине данных,
имеющей емкость СD устанавливают опорное напряжение UD из условия U 0 < UD < U 1. При
поступлении на адресную шину Х импульса выборки Ux =U 1 емкости СD и СХ оказываются
соединенными через сопротивление канала открытого транзистора. В результате на шине данных
устанавливается напряжение UD1 = UD +ΔU при наличии записанной единицы или UD0 = UD –ΔU в
противоположном случае. Сравнительно небольшое приращение напряжения
U  (U D  U 0 )C х С D фиксируется чувствительным усилителем чтения.
При считывании и хранении происходит разрушение записанной информации и необходима ее
регенерация. Она осуществляется одновременно для всей строки путем считывания данных из ячейки
памяти и последующей их перезаписи. Типичное значение периода регенерации составляет единицы
миллисекунд.
Свойства динамического ОЗУ зависят от параметров ЗЭ, основными из которых является
емкость запоминающего конденсатора и площадь, занимаемая элементом. Рациональная структура
содержит транзистор с вертикальным каналом с конденсатором, расположенным под транзистором.
Поэтому информационная емкость БИС динамических ОЗУ более чем на порядок превышает емкость
статических. При этом усложняется система управления, вводится схема регенерации и усложняются
усилители считывания. Элементы памяти потребляют энергию только при переходных режимах
(записи, считывания, регенерации) и динамические ОЗУ экономичнее статических, т.к. в основном
характеризуются мощностью, потребляемой схемами управления.

Постоянные запоминающие устройства

 Постоянные ЗУ (ПЗУ) занимают особое место в иерархической структуре памяти. Они относятся
к ЗУ, информация в которых не теряется при отключении электропитания, т. е. являются
энергонезависимыми. Необходимость в такой памяти существует в любой вычислительной системе.
Компьютер должен иметь небольшое по объему ЗУ для хранения программ начальной загрузки и
системы ввода – вывода (Basic Input / Output System), обеспечивающей взаимодействие с внешними
устройствами. В компьютерах ПЗУ используются для хранения микропрограмм, постоянных массивов
(постоянных коэффициентов), табличных значений и т.п. В управляющих вычислительных устройствах
и микроконтроллерах программное обеспечение может полностью быть размещено в ПЗУ.
Постоянная память предназначена для хранения информации, которая не изменяется в ходе
выполнения программы вычислений. В процессе работы информацию из ПЗУ можно только считывать,
что нашло отражение в названии Reed Only Memory (ROM). Это позволило существенно упростить
устройства управления и структуру запоминающих ячеек накопителя, что обусловило ряд достоинств
(уменьшение потребляемой мощности, повышение быстродействия и надежности).
Микросхема ПЗУ содержит матрицу запоминающих элементов (накопитель), дешифратор,
усилители-формирователи (рис.8.10).
Y3 Y2 Y1 Y0
X3
A1 DCA
X2
A0 X1
X0

DO

Рис.8.10. Структура ПЗУ

Записанная информация содержится в наличии (соответствует 1) или отсутствии (соответствует
0) диода на пересечении горизонтальных шин строки с вертикальными выходными шинами.
При подаче на вход дешифратора кода адреса (например, 10) на шине Х2 устанавливается
высокое напряжение U 1, приводящее к отпиранию диодов, присоединенных к выбранной шине и
появлению высокого напряжения на соответствующих вертикальных шинах (Y3, Y2), которое создает на
выходе сигнал 1100.
При большой информационной емкости накопителя и множестве разрядных шин проявляются
недостатки матрицы диодных ЗЭ:
- значительный ток утеки через множество обратно смещенных диодов, который может привести к
нарушению работоспособности;
- невысокое быстродействие, обусловленное перезарядкой емкостей шины данных,
- большая нагрузка выходов дешифратора, выдающих при больших коэффициентах разветвления
сигналы непосредственно на усилители.
Для улучшения параметров ЗУ в элементах используют биполярные (рис.8.11,а) или МДП-
транзисторы (рис.8.11,б).
Xj Dk Xj Dk Xj Al NiCr
Iб +V Iз
+V SiO2
СD
Iэ СD
а) б) Yk Yk+1
в)
Рис.8.11. ЗЭ транзисторные биполярные (а), полевые (б) и с плавкими перемычками (в)
Биполярные транзисторы обеспечивают высокое быстродействие за счет быстрого разряда
емкости CD большим эмиттерным током, но характеризуются потреблением базового тока по цепи
управления. МДП - транзисторы имеют весьма малое потребление по цепи затвора и более
технологичны в изготовлении.
Энергонезависимость запоминающего устройства достигается необратимым (или
труднообратимым) изменением физических параметров ЗЭ в процессе записи. По способу занесения
данных (программирования) различают ПЗУ с однократной записью и ПЗУ со стиранием информации,
в которых возможна перезапись данных. Отличие перепрограммируемых ПЗУ от ОЗУ заключается в
организации отдельного режима стирания и занесения информации, не совмещенного с основным
режимом работы устройства.
ПЗУ с однократной записью могут быть запрограммированы изготовителем на производстве с
помощью заказного фотошаблона (маски) и поставляться пользователю в готовом виде (масочные ПЗУ
или ROM). В соответствии с рисунком фотошаблона в рабочем слое кристалла создают окна, в которых
формируют проводящие перемычки, соединяющие ЗЭ с шиной данных, причем наличие перемычки
соответствует записи логической единицы, а ее отсутствие – логического нуля (рис.8.11,в).
В ПЗУ однократно программируемых пользователем (ППЗУ) или Programmable ROM (РROM) в
поставляемой изготовителем микросхеме все ЗЭ подключены к шинам. Процесс программирования
заключается в пережигании изготовленных из нихрома или поликремния плавких перемычек по
заданному адресу с помощью мощных импульсов тока.
В многократно программируемых пользователем (репрограммируемых) ПЗУ или Erasable PROM
(EPROM) применяют бистабильные МДП-транзисторы с электрически формируемыми низким U0н и
высоким U0в уровнями порогового напряжения отпирания (рис.8.12,а). В режиме считывания при
подаче на выбранную адресную шину X единичного напряжения, значение которого лежит между
пороговыми уровнями U0н < UX < U0в, будут открыты только подключенные к шине транзисторы с
низким пороговым уровнем (рис.8.12,б). Через шину данных, с которой соединен открытый транзистор,
на вход усилителя чтения поступит ток, который преобразуется в единичный уровень напряжения на
выходе.

И З С И З С
Ic
X Y
SiO2 SiO2
+ + + +
n n n n
Uз Si*
p-Si Si3N4 p-Si
U0н U0в
а) б) в) г)
Рис.8.12. Характеристики бистабильного транзистора (а); схема ЗЭ (б); структуры транзисторов с
плавающим затвором (в) и МНОП (г)

Принцип действия бистабильных МДП-транзисторов базируется на создании в подзатворном

диэлектрике объемного заряда, изменяющего напряжение отпирания. Для локализации заряда в
диэлектрике наряду с основным формируют дополнительный поликремниевый затвор, не имеющий
соединения с внешними электродами и называемый плавающим (рис.8.12,в).
В исходном состоянии заряд на плавающем затворе отсутствует, и транзистор имеет низкий
уровень отпирания. Для перевода в нулевое состояние (программирования ячейки) устанавливаются
высокие напряжения на шинах данных UY > 10 В и адреса UX > UY . В сильном электрическом поле
вблизи стока электроны переходят в диэлектрик, под действием поперечной составляющей поля
движутся к плавающему затвору и заряжают его. Образующийся отрицательный заряд повышает
напряжение открывания. Ток инжекции через диэлектрик весьма мал, что приводит к существенному
интервалу времени программирования (на четыре порядка превышающего время считывания).
Поскольку плавающий затвор полностью окружен диэлектриком, заряд сохраняется длительное время
(десятки лет).
Стирание информации (удаление заряда с плавающего затвора) производят с помощью
ультрафиолетового излучения, которое придает электронам дополнительную энергию, достаточную для
их перехода в область подложки. Операция стирания выполняется через окно с кварцевым стеклом в
корпусе ИМС, которая извлекается из рабочего устройства. При облучении удаляется содержимое всего
накопителя. В каждом цикле стирания под действием облучения происходят небольшие изменения в
структуре диэлектрика, что ограничивает число циклов перезаписи (несколько десятков).
Наряду с БИС ПЗУ с использованием ультрафиолетового стирания информации широко
распространены устройства памяти с электрическим стиранием ЭРПЗУ (EEPROM). Конфигурация и
расположение управляющего и плавающего затворов позволяют за счет высокого напряжения на
управляющем затворе перевести на него электроны с плавающего затвора, восстановив низкий уровень
порогового напряжения.
В ПЗУ с электрическим стиранием используют также структуры с двухслойным диэлектриком
под управляющим затвором. Под затвором формируют слой нитрида кремния Si3N4, отделенный от
подложки тонкой пленкой двуокиси кремния SiO 2 (рис. 8.12,г). Пороговое напряжение изменяют
подачей на затвор импульсов положительного напряжения. Вследствие очень большого сопротивления
слоя Si3N4 заряд электронов будет накапливаться на границе раздела диэлектриков и сохраняться
длительное время. Изменение знака приложенных импульсов напряжения приводит структуру в
состояние с низким пороговым уровнем.
Электрически стираемые РПЗУ предоставляют возможность стирания и перепрограммирования
любого выбранного бита информации в соответствии с адресом ЗУ непосредственно в электронном
изделии, в котором они используются. Кроме того, на несколько порядков увеличивается допустимое
число циклов перепрограммирования.
Достоинством ПЗУ является простота ЗЭ и обслуживающих устройств, позволяющих создавать
БИС ЗУ большой информационной емкости (более 1 Мбит) при невысокой стоимости.