РОССИЙСКО – АРМЯНСКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ

ИНЖЕНЕРНО-ФИЗИЧЕСКИЙ ИНСТИТУТ
Кафедра Инфокоммуникационные технологии и системы связи
Курсовая работа
(ТОЭ.....)
По теме

Исследование и моделирование принципа

построение сумматоров

Выполнено студенткой 2-го курса : Л. Т. Мроян

Научный руководитель : О. А. Петросян
Зав.кафедрой
Кандидат технических наук,  доцент Геворкян В.А.
Ереван 2021
 Содержание работы

Введение 3
Краткие теоретические сведения 4
Логические элементы 6
Одноразрядные сумматоры 13
Многоразрядные сумматоры16
Параллельные сумматоры 17
Практическая часть 21
Заключение 27
Литература 28
 Введение

Цель работы: Изучение принципа работы и типов сумматоров.

Разработка устройств на основе сумматоров
Сумматор – это схема, которая предназначена для суммирования двух
входных двоичных n разрядных кодов. Операция вычитания заменяется
сложением слов в обратном или дополнительном коде. Операции
умножения и деления сводятся к реализации многократных сложений и
сдвигов. Поэтому сумматор является важным компонентом любого
арифметико-логического устройства. Сумматор состоит из элементарных
подсхем, которые называются одноразрядными сумматорами.

Сумматоры можно разделить на следующие группы:

- одноразрядный полный сумматор, как основа всех сумматоров;

- сумматор для последовательных операндов;

- многоразрядный сумматор для параллельных операндов:

- с последовательным переносом;

- с параллельным переносом;

- с групповой структурой;

- накапливающий или аккумулятор.

 Краткие теоретические сведения
Сумматор- это схема, которая предназначена для суммирования двух
входных двоичных n-разрядных кодов. Операция вычитания заменяется
сложением слов в обратном или дополнительном коде. Операции
умножения и деления сводятся к реализации многократных сложений и
сдвигов. Поэтому сумматор является важным компонентом любого
арифметико-логического устройства.
Сумматор состоит из элементарных подсхем, которые называются
одноразрядным сумматорами.
Существуют следующие классификации сумматоров:

 По количеству одновременно обрабатываемых разрядов

складываемых чисел:
Полусумматоры
Одноразрядные сумматоры
Многоразрядные сумматоры
 По способу сложения:
параллельные – бсе разряды операндов поступают одновременно на
соответствующие входы одноразрядных суммирующих схем
последовательные –значения разрядов операндов и переноса,
которые запомнились в предыдущем такте, поступают
последовательно в направлении от младших разрядов к старшим на
входы одного одноразрядного сумматора,
параллельно-последовательные – число разбивается на части
(например, байты), разряды байтов поступают на входы
подсумматоров (в нашем примере – восьмиразрядных сумматоров)
параллельно (одновременно), а сами группы разрядов (байтов) –
последовательно.
 по организации хранения результатов:
комбинационные – результат операции сложения запоминается в
регистре результата,
 накапливающие – процесс сложения объединяется с хранением
результата,
комбинированные,
 по организации переноса между разрядами:
с последовательным переносом,
со сквозным переносом,
с параллельным переносом,
с комбинированным переносом
 по системе счисления:
позиционные (двоичные, десятичные, двоично-десятичные и т.д.),
непозиционные,
 по разрядности – в зависимости от того, сколько разрядные числа
могут суммироваться,
 по способу представления отрицательных чисел,
в обратном коде,
в дополнительном коде,
 по времени сложения:
синхронные – это сумматоры с постоянным интервалом времени
необходимым для сложения,
асинхронные – это сумматоры, в которых интервал времени для
сложения определяется моментом фактического окончания операции.
 Логические Элементы
Электрическая схема, предназначенная для выполнения какой-либо
логической операции с входными данными, называется логическим
элементом. Входные данные представляются здесь в виде
напряжений различных уровней, и результат логической операции на
выходе — также получается в виде напряжения определенного
уровня.
Операнды в данном случае подаются в двоичной системе
счисления — на вход логического элемента поступают сигналы в
форме напряжения высокого или низкого уровня, которые и служат по
сути входными данными. Так, напряжение высокого уровня — это
логическая единица 1 — обозначает истинное значение операнда, а
напряжение низкого уровня 0 — значение ложное. 1 — ИСТИНА, 0 —
ЛОЖЬ.
Логический элемент — элемент, осуществляющий определенные
логические зависимость между входными и выходными сигналами.
Логические элементы обычно используются для построения
логических схем вычислительных машин, дискретных схем
автоматического контроля и управления. Для всех видов логических
элементов, независимо от их физической природы, характерны
дискретные значения входных и выходных сигналов.
Логические элементы имеют один или несколько входов и один или
два (обычно инверсных друг другу) выхода. Значения «нулей» и
«единиц» выходных сигналов логических элементов определяются
логической функцией, которую выполняет элемент, и значениями
«нулей» и «единиц» входных сигналов, играющих роль независимых
переменных. Существуют элементарные логические функции, из
которых можно составить любую сложную логическую функцию.
В зависимости от устройства схемы элемента, от ее электрических
параметров, логические уровни (высокие и низкие уровни напряжения)
входа и выхода имеют одинаковые значения для высокого и низкого
(истинного и ложного) состояний.
Традиционно логические элементы выпускаются в виде специальных
радиодеталей — интегральных микросхем. Логические операции,
такие как конъюнкция, дизъюнкция, отрицание и сложение по модулю
(И, ИЛИ, НЕ, исключающее ИЛИ) — являются основными операциями,
выполняемыми на логических элементах основных типов. Далее
рассмотрим каждый из этих типов логических элементов более
внимательно.

«И» - логический элемент, выполняющий над входными данными

операцию конъюнкции или логического умножения. Данный элемент
может иметь от 2 до 8 (наиболее распространены в производстве
элементы «И» с 2, 3, 4 и 8 входами) входов и один выход.
Условные обозначения логических элементов «И» с разным
количеством входов приведены на рисунке. В тексте логический
элемент «И» с тем или иным числом входов обозначается как «2И»,
«4И» и т. д. - элемент «И» с двумя входами, с четырьмя входами и т.
д.. Таблица истинности для элемента 2И показывает, что на выходе
элемента будет логическая единица лишь в том случае, если
логические единицы будут одновременно на первом входе И на
втором входе. В остальных трех возможных случаях на выходе будет
ноль.
На западных схемах значок элемента «И» имеет прямую черту на
входе и закругление на выходе. На отечественных схемах —
прямоугольник с символом «&».
Логический элемент «ИЛИ» - дизъюнкция, логическое сложение,
OR

«ИЛИ» - логический элемент, выполняющий над входными данными

операцию дизъюнкции или логического сложения. Он так же как и
элемент «И» выпускается с двумя, тремя, четырьмя и т. д. входами и с
одним выходом. Условные обозначения логических элементов «ИЛИ»
с различным количеством входов показаны на рисунке. Обозначаются
данные элементы так: 2ИЛИ, 3ИЛИ, 4ИЛИ и т. д.

Таблица истинности для элемента «2ИЛИ» показывает, что для

появления на выходе логической единицы, достаточно чтобы
логическая единица была на первом входе ИЛИ на втором входе.
Если логические единицы будут сразу на двух входах, на выходе
также будет единица.
На западных схемах значок элемента «ИЛИ» имеет закругление на
входе и закругление с заострением на выходе. На отечественных
схемах — прямоугольник с символом «1».

Логический элемент «НЕ» - отрицание, инвертор, NOT

«НЕ» - логический элемент, выполняющий над входными данными

операцию логического отрицания. Данный элемент, имеющий один
выход и только один вход, называют еще инвертором, поскольку он на
самом деле инвертирует (обращает) входной сигнал. На рисунке
приведено условное обозначение логического элемента «НЕ».

Таблица истинности для инвертора показывает, что высокий

потенциал на входе даёт низкий потенциал на выходе и наоборот.
На западных схемах значок элемента «НЕ» имеет форму
треугольника с кружочком на выходе. На отечественных схемах —
прямоугольник с символом «1», с кружком на выходе.

Логический элемент «И-НЕ» - конъюнкция (логическое

умножение) с отрицанием, NAND
«И-НЕ» - логический элемент, выполняющий над входными данными
операцию логического сложения, и затем операцию логического
отрицания, результат подается на выход. Другими словами, это в
принципе элемент «И», дополненный элементом «НЕ». На рисунке
приведено условное обозначение логического элемента «2И-НЕ».

Таблица истинности для элемента «И-НЕ» противоположна таблице

для элемента «И». Вместо трех нулей и единицы — три единицы и
ноль. Элемент «И-НЕ» называют еще «элемент Шеффера» в честь
математика Генри Мориса Шеффера, впервые отметившего
значимость этой логической операции в 1913 году. Обозначается как
«И», только с кружочком на выходе.
Логический элемент «ИЛИ-НЕ» - дизъюнкция (логическое
сложение) с отрицанием, NOR

«ИЛИ-НЕ» - логический элемент, выполняющий над входными

данными операцию логического сложения, и затем операцию
логического отрицания, результат подается на выход. Иначе говоря,
это элемент «ИЛИ», дополненный элементом «НЕ» - инвертором. На
рисунке приведено условное обозначение логического элемента
«2ИЛИ-НЕ».

Таблица истинности для элемента «ИЛИ-НЕ» противоположна

таблице для элемента «ИЛИ». Высокий потенциал на выходе
получается лишь в одном случае - на оба входа подаются
одновременно низкие потенциалы. Обозначается как «ИЛИ», только с
кружочком на выходе, обозначающим инверсию.
Логический элемент «исключающее ИЛИ» - сложение по модулю
2, XOR

«исключающее ИЛИ» - логический элемент, выполняющий над

входными данными операцию логического сложения по модулю 2,
имеет два входа и один выход. Часто данные элементы применяют в
схемах контроля. На рисунке приведено условное обозначение
данного элемента.
Изображение в западных схемах — как у «ИЛИ» с дополнительной
изогнутой полоской на стороне входа, в отечественной — как «ИЛИ»,
только вместо «1» будет написано «=1».
Этот логический элемент еще называют «неравнозначность». Высокий
уровень напряжения будет на выходе лишь тогда, когда сигналы на
входе не равны (на одном единица, на другом ноль или на одном
ноль, а на другом единица) если даже на входе будут одновременно
две единицы, на выходе будет ноль — в этом отличие от «ИЛИ».
Данные элементы логики широко применяются в сумматорах.
 Одноразрядные сумматоры

Различают два типа одноразрядных сумматоров: неполные и полные

сумматоры.

Полусумматор (неполный сумматор):

   Арифметико-логическое устройство (АЛУ) является узлом ЭВМ, который

выполняет арифметические и логические операции над данными,
обрабатываемыми ЭВМ. Основной элемент, используемый в АЛУ,
называется полусумматором. Функция полусумматора заключается в
сложении двух двоичных цифр, в результате чего образуется сумма (S) и
перенос в старший разряд (Р) в соответствии с правилами двоичного
сложения. Вспомните таблицу сложения двоичных чисел:

0+0=0 0+1=1 1+0=1 1+1=10

A B S P
0 0 0 0
0 1 0 1
1 0 0 1
1 1 1 0

Условно полусумматор на логических схемах изображается следующим

образом:

Очевидно, что полусумматор имеет два входа А и В и два выхода S и Р.

Первый столбец результата этой таблицы аналогичен логической
операции И, он даёт перенос из данного разряда в следующий. Столбец S
даёт значение младшего разряда суммы двух чисел и представляет собой
логическую операцию “сложение по модулю 2”. Эта операция эквивалентна
арифметическому сложению двух бинарных чисел.
    Таблице истинности результата работы полусумматора в аналитической
форме соответствуют следующие записи логических функций:
Практическая реализация такого устройства не составит особого труда, так
как построение комбинационных схем по логическим функциям уже
рассматривалось ранее. Каждая из схем полученных пар записей логических
функций будет иметь по 6 логических элементов: 5 для получения значения S
и ещё один для формирования сигнала переноса Р. Однако во второй паре
функций выражение для значения S можно преобразовать,
воспользовавшись вторым законом де Моргана:

Отсюда видно, что для реализации полусумматора будет достаточно четырёх

логических элементов:

 На данном примере изображена комбинационная схема простейшего

«полусумматора», устройства для сложения двух бинарных чисел А и В, где S
- результат сложения, а Р - перенос в старший разряд. Рассматриваемому
устройству дано название “полусумматор” потому, что оно хотя и даёт
значение суммы двух величин и переноса в следующий разряд, однако не
учитывает сигнал переноса, получаемый в предыдущем (младшем) разряде.
Для получения полного двоичного одноразрядного сумматора необходимы
два полусумматора. Следовательно, двоичный одноразрядный сумматор
должен иметь три входа и два выхода. На логических схемах он условно
изображается так:
На входы А и В подаются соответственно цифры первого и второго
слагаемого, а на вход С - цифра переноса из предыдущего разряда. Выходы S
и Р так же, как в полусумматоре, соответственно выводят значения суммы и
переноса в следующий разряд.

Полный одноразрядный двоичный сумматор

Он имеет три входа: a, b — для двух слагаемых и p — для переноса из
предыдущего (более младшего) разряда и два выхода: S — сумма, P
— перенос в следующий (более старший) разряд. Обозначением
полного двоичного сумматора служат буквы SM.

Для реализации полного одноразрядного сумматора необходимо учесть

перенос из младшего разряда (P0). Поэтому сумматор должен иметь
три входа.

Последовательный многоразрядный сумматор

Используя одноразрядный сумматор, можно построить суммирующее

устройство для сложения многоразрядных двоичных чисел.
Различают многоразрядные последовательные и параллельные
сумматоры.

Последовательный сумматор состоит из одноразрядного

сумматора, на входы которого из сдвигающих регистров, хранящих
слагаемые А и В, подаются по тактам разряд за разрядом коды этих
чисел, начиная с младшего разряда. Если время элемента задержки
равно одному такту (например, использован D-триггер), то сигнал
переноса от предыдущего разряда, сформированный в предыдущем
такте, поступит на нижний вход сумматора только в следующем такте,
когда на входы а и b будут поданы значения следующего разряда
слагаемых. В результате на выходе s разряд за разрядом будет
формироваться двоичное число, равное сумме чисел А и В, которое
будет восприниматься сдвигающим регистром суммы.

Параллельные сумматоры

Недостатком последовательного сумматора является то, что

выполнение операции сложения растягивается на множество тактов,
которое гем больше, чем больше разрядность чисел. Значительно
меньшее время выполнения операции имеет параллельный
сумматор. В этом устройстве операция сложения производится
одновременно во всех разрядах чисел А и В, поступающих в
параллельном коде. Для этого схему составляют из п одноразрядных
сумматоров, соединяя выход переноса i-го разряда со входом
переноса соседнего (i + 1)-го разряда (рис. 3.24). Такой сумматор
называют сумматором с последовательным переносом. После того
как сформируется результат на выходах всех одноразрядных
сумматоров, он запоминается в параллельном регистре.

Для того чтобы на выходах одноразрядных сумматоров

сформировался результат, необходимо, чтобы на входах
присутствовали все три сигнала – аi, bi, и рi. Но сигнал переноса из
разряда в разряд формируется предыдущими одноразрядными
сумматорами, причем каждый последующий сумматор вынужден
"ждать", пока не сформируется результат во всех предыдущих. В
крайнем случае возможна ситуация, когда сигнал переноса будет
последовательно передаваться через всю цепочку от самого
младшего разряда до самого старшего, например, при сложении
чисел A = 11...11 и В = 00...01. Поэтому время формирования
результата в наихудшем случае включает в себя временные
задержки, вносимые всеми одноразрядными сумматорами.

Исключить длительность распространения переноса

позволяет сумматор с параллельным переносом. Идея
заключается в том, чтобы сигналы переноса для всех разрядов
формировались чисто логически на основе слагаемых A
и В. Рассмотрим, как это можно сделать.

Сигнал переноса в 1-й разряд p1 =а0b0 . Сигнал переноса во второй

разряд можно определить по формуле.
Как видно, сигнал переноса р2 может быть получен по значениям
предыдущих разрядов чисел А и В без сигнала переноса р1,
формируемого сумматором. Подставляя в формулу (3.1) выражение
для сигнала переноса р2, можно получить логическое выражение для
сигнала переноса третьего разряда, в котором также будут значения
только предыдущих разрядов чисел А и В, и т.д. Таким образом,
сигналы переноса для любого разряда могут быть сформированы
чисто логическим путем по значениям слагаемых. Значит, нет
необходимости ожидать, пока будут сформированы сигналы переноса
одноразрядными сумматорами. Очевидно, однако, и другое. Чем
больше разрядность чисел, тем выше сложность булевых функций
сигналов переноса, особенно для самого старшего разряда. Поэтому
сумматоры с параллельным переносом делают для чисел небольшой
разрядности – не более восьми.

Сигналы переноса формируются специальными логическими схемами

ускоренного переноса CR (англ. carry – перенос), вычисляющими
соответствующие булевы функции.

Для чисел большой разрядности применяют сумматоры с групповым

переносом. Схема такого сумматора разбивается на l групп
разрядности т: например, четыре группы по восемь разрядов для
сложения 32-разрядных чисел. (Обозначение m эквивалентно
изображению группы из т проводников и используется для указания
разрядности цифровых устройств и линий связи между ними.) Каждая
группа представляет собой параллельный сумматор, подобный
изображенному на рис. 3.25. На вход рвх поступает сигнал переноса
от старшего разряда предыдущей группы к младшему разряду
последующей группы. Этот сигнал формируется блоком переноса,
анализирующим т разрядов слагаемых А и В "своей" группы, "не
дожидаясь", когда в ней произойдет сложение всех разрядов. Блоки
переноса (БП) разных групп включены последовательно и образуют
тракт передачи переноса.

Эта структура сумматора с групповым переносом аналогична

структуре сумматора с последовательным переносом, где вместо
одноразрядных сумматоров включаются групповые. Такая структура
получила название группового сумматора с цепным переносом.

Кроме структуры группового сумматора с цепным переносом

возможна структура с параллельными межгрупповыми переносами.
Структура этого сумматора аналогична структуре сумматора с
параллельным переносом, в котором роль одноразрядных сумматоров
играют группы. Аппаратная сложность сумматоров с параллельными
межгрупповыми переносами выше, чем сложность предыдущего
варианта, но при больших разрядностях они дают преимущества по
быстродействию.
 Практическая часть
Цель работы. Изучение принципа построения сумматоров.
Программное устройство: NI Multisim 14.1.
В программе NI Multisim 14.1 рассмотрим принцип построения
сумматоров.
Для этого нам нужно использовать 2 элемента «Исключающая ИЛИ»,
2 элемента «Логическое И» и один «Логический элемент ИЛИ».
Соединив логические элементы с резисторами и с лампочками
получим ниже представленную схему.
Как видно в картинке, когда все ключи открыты, то лампочки не сгорают.
Это следует с таблицей истинности сумматора. Когда, например,
закрываем ключ A, то получаем ниже представленный вид сумматора.
Как видно в картинке сгорает первая лампочка. Как мы уже знаем с
таблицей истинности сумматора, если входе у нас есть 1, 0, 0 то на
выходе получаем 1 и потому сгорает первая лампочка.
Следовательно получим и другие виды. Сделаем еще один пример,
когда все ключи закрыты.

Получим, что лампочки сгорают вместе.

Теперь рассмотрим, как работает полусумматор, для этого нужно
использовать элементы «Исключающая ИЛИ» и «Логическое И».
Соединив логические элементы с резисторами и с лампочками
получим ниже представленную схему полусумматора.
После получения схемы, посмотрим, как она работает. Когда нажимаем на
старт и когда все ключи открыты мы увидим, что лампочки не горят. Можно
все проверить с помощью таблицей истинности.
Проверим 3 варианта:
1. Когда первый ключ закрыт, а второй открыт.

2. Когда второй ключ закрыт, а первый открыт.

 3. Когда закрыты все лампочки.

Как знаем уже оно работает правильно.

Сейчас я покажу схему 4-разрядного полного сумматора и как оно работает.
Оно имеет 8 входа и 5 выхода.

4-разрядный двоичный сумматор выполняет сложение двух 4-разрядных

чисел. Для 4-разрядный двоичный сумматора время суммирования будет
равно SUM = tap+2tpp+tps
 Заключение
Сумматор является цифровой схемой, которая выполняет сложение чисел. Во
многих компьютерах и других типах процессоров сумматоры используются в
АЛУ.
Хотя сумматоры могут быть построены для многих представлении чисел,
таких как десятичное двоичное кодирование или избыточное число,
наиболее распространенные сумматоры работают с двоичными числами.
Кроме сложения сумматор выполняет и другие операции: учет знаков чисел,
выравнивание порядков слагаемых и тому подобное.
Разделяют многие виды сумматора. На пример одноразрядные,
многоразрядные сумматоры.
Важнейшие параметры сумматоров являются:
 Разрядность;
 Статические параметры: UBx ,IBx и так далее, то есть обычные
параметры интегральных схем;
 Динамические параметры: Сумматоры характеризуются четырьмя
задержками распространения:
1. От подачи входного переноса до установления всех выходов
суммы при постоянном уровне на всех входах слагаемых;
2. От одновременной подачи всех слагаемых до установления всех
выходов суммы при постоянном уровне на входе переноса;
3. От подачи входного переноса до установления выходного
переноса при постоянном уровне на входах слагаемых;
4. От подачи всех слагаемых до установления выходного переноса
при постоянном уровне на входах слагаемых.

Литература
 Угрюмов Е. П. Элементы и узлы ЭЦВМ. М.:
 Угрюмов Е. П. Цифровая схемотехника. — СПб.: Жан М. Рабаи,
 Ананта Чандракасан, Боривож Николич. 11. Проектирование
арифметических блоков: Сумматор // Цифровые интегральные
схемы. Методология проектирования = Digital Integrated Circuits