МОСКОВСКИЙ АВТОМОБИЛЬНО-ДОРОЖНЫЙ ИНСТИТУТ

(ГОСУДАРСТВЕННЫЙ ТЕХНИЧЕСКИЙ УНИВЕРСИТЕТ)

Г.И.АСМОЛОВ, В.М.РОЖКОВ

Цифровые интегральные микросхемы

Часть II

Комбинационные схемы средней степени

интеграции

Учебное пособие

МОСКВА 2007
 МОСКОВСКИЙ АВТОМОБИЛЬНО-ДОРОЖНЫЙ ИНСТИТУТ
(ГОСУДАРСТВЕННЫЙ ТЕХНИЧЕСКИЙ УНИВЕРСИТЕТ)

Г.И.АСМОЛОВ, В.М.РОЖКОВ

Цифровые интегральные микросхемы

Часть II

Комбинационные схемы средней степени интеграции

Учебное пособие

Утверждено
в качестве учебного пособия
редсоветом МАДИ (ГТУ)

МОСКВА 2007
УДК-004.38
ББК-32.973
Асмолов Г.И., Рожков В.М. Цифровые интегральные микросхемы
Ч.2. Комбинационные схемы средней степени интеграции: Учебное
пособие. – М.: МАДИ (ГТУ), 2007 – 73 с.

Рецензенты:
д-р техн. наук, проф. кафедры автоматизации
производственных процессов и производств Московского
автомобильно-дорожного института (государственного
технического университета) В.И. Марсов;
канд. техн. наук, доцент кафедры электротехники и
электроники Московского государственного университета
прикладной биотехнологии Е.Я. Сурова.

В учебном пособии рассматриваются принципы действия и

основные характеристики дешифраторов, шифраторов,
мультиплексоров, демультиплексоров и цифровых компараторов.
Даются рекомендации по их применению и каскадированию. Особое
внимание уделено реализации сложных логических функций на
дешифраторах и мультиплексорах.
Пособие предназначено для студентов специальности
180800 “Электрооборудование автомобилей и тракторов”,
изучающих курс “Аналоговые и цифровые интегральные
микросхемы и микропроцессоры”, а также может быть полезно
аспирантам и инженерно-техническим работникам, занимающимся
разработкой и исследованием микроэлектронных цифровых
систем.

© Московский автомобильно-дорожный институт

(государственный технический университет), 2007
 ВВЕДЕНИЕ

Термин «схемы средней степени интеграции» появился в

середине 60-х годов прошлого столетия, когда возникла
технологическая возможность изготовления одного или нескольких
комбинационных (мультиплексоров, дешифраторов, комператоров и
др.) или последовательных (триггеров, регистров, счетчиков и др.)
устройств в виде одного кристалла. Такие схемы, включающие в
себя от 101 до 1000 элементов, стали называть средними
интегральными схемами (СИС).
В настоящем учебном пособии рассмотрены наиболее
популярные комбинационные ИМС средней степени интеграции,
такие как дешифраторы и шифраторы, мультиплексоры и
демультиплексоры, а также цифровые компараторы. Особое
внимание уделено вопросам их функционирования, каскадирования
и применения, а также методам проектирования схем, позволяющих
реализовать функции логических переменных на дешифраторах и
мультиплексорах.
СИС, имея высокую степень интеграции, позволяет получить
малые габариты, уменьшить количество кристаллов при малой
потребляемой мощности.
При проектировании цифровых систем с использованием
СИС разработчик в состоянии не только реализовать поставленную
перед ним задачу, но и достигнуть сокращения числа компонентов и
площади печатных плат, при экономии потребляемой мощности,
времени проектирования и доводки конструкции по сравнению с
традиционными методами проектирования на малых интегральных
схемах.
В настоящее время использование СИС оценивают не только
по отношению к МИС, но и по отношению к схемам, построенным на
микропрограммируемых наборах логических микросхем.
В настоящее время СИС применяют в следующих случаях:

3
 - когда привлекает преимущество СИС, заключающееся в
благоприятном сочетании в широком диапазоне частотно-
мощностных характеристик;
- при разработках, когда невыгодно использовать
микропроцессоры;
- в микропроцессорных системах, где СИС обеспечивает
дешифрацию адреса, состояния, выбора датчиков с помощью
мультиплексоров, мультиплексирование адреса данных,
преобразование кодов и другие подобные функции.
СИС представляют собой функциональные узлы, каждый из
которых имеет свое условное графическое обозначение (УГО),
согласованное с входными и выходными характеристиками. УГО
СИС согласно ГОСТу имеет форму прямоугольника (рис.), который
может содержать основное и два дополнительных поля,
расположенных слева и справа от основного. Допускается
дополнительные поля разделять горизонтальными линиями на
зоны.

Рис. Условно-графическое обозначение СИС: 1 – обозначение

функции схемы; 2 – метки; 3 - линии входов и выходов; 4 – основное
поле; 5 – дополнительное поле

4
 Размер УГО по ширине определяется наличием
дополнительных полей и числом знаков, помещенных в них. Ширина
основного поля должна быть не менее 10 мм, а дополнительных –
не менее 5 мм. Высота прямоугольника должна быть кратна 2,5 мм,
расстояние между выводами - кратно 5 мм, между выводом и
горизонтальной стороной - не менее и кратно 2,5 мм.
В верхней части основного поля указывают функциональное
назначение СИС, в дополнительных полях размещают информацию
о назначении выводов (метки).
Входы СИС изображают слева, выходы – справа.
Допускается располагать входы сверху, а выходы – снизу. Вывод,
имеющий указатель кружок, является активным низким входом или
выходом. Вывод без указателя – активный высокий вход или выход.
Активный вход при наличии на нем активного уровня входного
напряжения вызывает совместно с другими входными сигналами
истинную функцию СИС. На активном выходе появляется активный
уровень потенциала при условии исправного выполнения СИС,
установленной для нее функции. В данном учебном пособии
активному низкому сигналу соответствует уровень лог. “0”, а
активному высокому – уровень лог. “1”.
Учебное пособие написано в соответствии с разделом
“Комбинационные схемы средней степени интеграции” программы
курса “Аналоговые и цифровые интегральные микросхемы и
микропроцессоры” для студентов специальности 180800
“Электрооборудование автомобилей и тракторов”.

1. ДЕШИФРАТОРЫ

Дешифрация - это процесс преобразования какого-либо

параллельного двоичного кода в другой цифровой код.
Фундаментальным узлом, реализующим этот процесс, является
дешифратор. В зависимости от вида выходного кода все

5
дешифраторы можно разделить на логические и дисплейные.
Логические дешифраторы представляют собой комбинационные
СИС, управляемые входным двоичным кодом, согласно которому
выбирается и приводится в активное состояние конкретный выход.
Дисплейные дешифраторы формируют цифровые коды, удобные
для приведения в действие цифровых дисплеев.

1.1. Логические дешифраторы

1.1.1. Условное графическое обозначение и принцип

действия

Современные логические дешифраторы (рис. 1.1) имеют

адресные входы А0, А1, А2, разрешающие входы E 0 и E1 и
информационные выходы 0…7.
Логические дешифраторы преобразуют входной двоичный
код, поданный на адресные входы, в напряжение лог. “0”
(рис. 1.1,а) или лог. “1” (рис. 1.1,б) на одном из информационных
выходов.

а б
Рис. 1.1. Условное графическое обозначение (УГО) дешифратора с
уровнями активного сигнала на выходе лог. “0” (а) и лог. “1” (б)

6
 Десятичный номер активизированного выхода при этом
соответствует двоичному эквиваленту входного кода (табл. 1.1,
рис. 1.1,а). На остальных выходах дешифратора при этом
устанавливается уровень лог. “1” (рис. 1.1,а) или уровень лог. “0”
(рис. 1.1,б). Таким образом, входной двоичный код адресует
соответствующий выход, поэтому эти входы дешифратора и
называют адресными. Большинство дешифраторов имеют один или
несколько входов стробирования (разрешения): E 0 и E1 . При
разрешающей комбинации ( E 0 = 1, E1 = 0 для рис. 1.1)
функционирование дешифратора разрешено. При прочих
комбинациях Е0 и Е1 независимо от состояния адресных входов на
всех выходах дешифратора формируются сигналы лог. “1” (рис.
1.1,а) или лог. “0” (рис. 1.1,б).
У дешифраторов, не имеющих входов стробирования, в
любой момент времени один из информационных выходов
активизирован. Наличие одного и более входов стробирования
существенно расширяет возможности использования
дешифраторов.

Таблица 1.1
Входы Выходы
Разрешения Адресные Информационные
E1 E0 A2 A1 A0 0 1 2 3 4 5 6 7
0 1 0 0 0 0 1 1 1 1 1 1 1
0 1 0 0 1 1 0 1 1 1 1 1 1
0 1 0 1 0 1 1 0 1 1 1 1 1
0 1 0 1 1 1 1 1 0 1 1 1 1
0 1 1 0 0 1 1 1 1 0 1 1 1
0 1 1 0 1 1 1 1 1 1 0 1 1
0 1 1 1 0 1 1 1 1 1 1 0 1
0 1 1 1 1 1 1 1 1 1 1 1 0
Прочие
комбинации X X X 1 1 1 1 1 1 1 1

7
 На рис. 1.1 показаны два типа дешифраторов,
различающиеся логическими уровнями на активизированных
выходах. На рис. 1.1,а показан дешифратор, у которого активным
уровнем выходного сигнала является лог. ”0”, а на рис. 4.1,б – лог.
”1”. Это позволяет более рационально строить схемы управления
другими устройствами с выхода дешифратора.
Дешифратор реализует минтермы n входных переменных
или инверсию минтермов – макстермы. Если количество
информационных выходов дешифратора m=2n, то такой
дешифратор обозначают (n→2n) и называют полным, так как на
его выходах реализуется полный набор минтермов (макстермов)
входных переменных.
Если m<2n , то есть на выходах дешифратора реализуется
неполный набор минтермов (макстермов), то дешифратор называют
неполным (n→ m).
Таким образом, в состав современных серий ИМС входят как
полные, так и неполные дешифраторы с активным уровнем лог. ”0”
или лог. ”1” на выходе, с отсутствием или наличием одного или
нескольких стробирующих входов, со стандартным выходом и
выходом с открытым коллектором.
Рассмотрим кратко наиболее популярные дешифраторы.
Примером полного дешифратора могут служить следующие ИМС в
сериях ТТЛ: ИМС К155ИД3 – дешифратор 4→16 с активным
уровнем лог.0 на выходе и двумя входами разрешения дешифрации
при E 0 = E1 = 0 ; ИМС К155ИД4, К555ИД4 – два дешифратора
2x(2→4) c активным уровнем лог.0 на выходе и двумя раздельными
входами разрешения; ИМС К155ИД7, К555ИД7 – дешифратор 3→8 с
активным уровнем лог.0 на выходе и тремя входами разрешения
дешифрации; ИМС К555ИД5 и К555ИД19, которые функционируют
аналогично ИМС К555ИД4 и К155ИД3 соответственно и имеют
выходы с открытым коллектором. В серии КМОП имеется ИМС
561ИД1 – дешифратор 4→10 с активным уровнем лог. “1” на
выходе, который является неполным дешифратором. Однако если
8
эту схему использовать как дешифратор 3→8, а старший разряд А3
адресных входов как стробирующий (при E1 разрешена
дешифрация), то её логика работы в этом случае соответствует
полному дешифратору.
Примером неполного дешифратора могут служить ИМС
К555ИД6, К555ИД10 и К564ИД1, представляющие собой наиболее
популярные дешифраторы 4→10, которые преобразуют двоично-
десятичный входной код в десятичный. Наборы входных
переменных больше 10012 (эквивалент 910) не появляются на
выходе, так как отображают не цифру, а число. Дешифратор
К555ИД10 имеет выход с открытым коллектором, а выход К564ИД1
имеет мощный инвертор. Активным выходным уровнем ИМС
К555ИД6 и К555ИД10 является лог. “0”, а ИМС К564ИД1 – лог. “1”.
В заключение рассмотрим подробнее ИМС К555ИД4
(рис. 1.2), поскольку в последующих разделах нам придется
неоднократно к ней обращаться (рис.1.2, табл.1.2).
Эта ИМС содержит два дешифратора 2→4 с объединенными
адресными входами А0 и А1 и раздельными входами
стробирования & E0 и & E1 .

Рис. 1.2. Условное графическое обозначение ИМС555ИД4

9
 Таблица 1.2
Входы Выходы Входы Выходы
E1 E1 А1 А0 0.1 1.1 2.1 3.1 E0 E0 А1 А0 0.0 1.0 2.0 3.0
1 0 0 0 0 1 1 1 0 0 0 0 0 1 1 1
1 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1
1 0 1 0 1 1 0 1 0 0 1 0 1 1 0 1
1 0 1 1 1 1 1 0 0 0 1 1 1 1 1 0
0 X X X 1 1 1 1 0 X X X 1 1 1 1
X 1 X X 1 1 1 1 X 1 X X 1 1 1 1

Разрешающей комбинацией для одного дешифратора

является наличие лог. “0” на обоих входах схемы & E0 , а для
другого - лог. “1” на одном и лог. “0” на другом входе схемы & E1 .

1.1.2. Наращивание (каскадирование) дешифраторов

ИМС дешифраторов имеют ограниченное число адресных

входов и информационных выходов. Увеличение их возможно путем
наращивания (каскадирования), которое можно осуществлять двумя
способами: объединением нескольких дешифраторов в
пирамидальную схему (рис. 1.3), или последовательным
соединением разрешающих входов через внешние логические
элементы или непосредственно друг с другом (рис. 1.3 и 1.4).
При наращивании дешифраторов разряды двоичного
адресного кода разделяются на старшие (СРА) и младшие (МРА)
разряды адреса (табл. 1.3). СРА с помощью дешифратора DD1
(рис. 1.3) или входов стробирования (рис. 1.4) разрешают
функционирование одного из основных дешифраторов DD2...DD9
(рис. 1.3) или дешифраторов DD1... DD4 (рис. 1.4).
МРА подаются параллельно на адресные входы всех
выходных дешифраторов. Однако активируется только один
соответствующий выход выбранного СРА дешифратора.

10
Рис.1.3. Пирамидальная схема наращивания дешифратора 6→64

Рис. 1.4. Дешифратор 5→32 на базе ИМС К555 ИД7 (на вход Е1
схемы ДД1 постоянно подан сигнал лог. “1”)
11
 Таблица 1.3
СРА МРА №
А5 А4 А3 А2 А1 А0 выхода

0 0 0 0 0 0 0
- - - - - - -
0 0 0 1 1 1 7
0 0 1 0 0 0 8
- - - - - - -
0 0 1 1 1 1 15
0 1 0 0 0 0 16
- - - - - - -
0 1 0 1 1 1 23
0 1 1 0 0 0 24
- - - - - - -
0 1 1 1 1 1 31
1 0 0 0 0 0 32
- - - - - - -
1 0 0 1 1 1 39
1 0 1 0 0 0 40
- - - - - - -
1 0 1 1 1 1 47
1 1 0 0 0 0 48
- - - - - - -
1 1 0 1 1 1 55
1 1 1 0 0 0 56
- - - - - - -
1 1 1 1 1 1 63

Например, при наличии на адресных входах двоичного кода

0110002 СРА разрешают функционирование (выбирают) ИМС DD5
(рис.1.3) и DD4 (рис. 1.4), а МРА активизируют вход 24 этих схем.
На рис. 1.3 и 1.4 показано, как увеличение числа входов
разрешения расширяет возможности схем. Наличие одного входа
разрешения требует дополнительной ИМС дешифратора DD1 на

12
рис.1.3. Наличие, например, трех входов разрешения, как у ИМС
555ИД7 (см. рис. 1.4), позволяет на трех таких ИМС без
дополнительных элементов построить дешифратор 5→24, а на
четырех ИМС 555ИД7 и одном инверторе – дешифратор 5→32.
На восьми ИМС 555ИД7 и двух инверторах – дешифратор
6→64 на ИМС 155ИД3, имеющих два входа разрешения с активным
лог. “0” ( E 0 = E1 = 0 ). Для построения дешифратора 5→32 требуется
две схемы 155ИД3 и один инвертор, а дешифратора 6→64 – четыре
ИМС 155ИД3 и два инвертора.
При изучении вопросов каскадирования следует обратить
внимание на ИМС К555ИД4, структура которой (см. рис. 1.2)
позволяет использовать её в различных вариантах. Два
дешифратора этой схемы можно включить различными способами и
получить, например, дешифратор 3→8 со входом стробирования
(рис. 1.5,а) и дешифратор 4→10 (рис. 1.5,б). Приняв за основу схему
(см. рис. 1.5,а), на ИМС К55ИД4 можно построить дешифратор
4→16 по схеме, аналогичной рис.1.4, а приняв за основу
пирамидальную схему (см. рис. 1.3), – дешифратор 6→64. Эта ИМС
может быть использована также в качестве демультиплексора, что
будет рассмотрено ниже, в разделе 3.3, данного учебного пособия.
При наращивании дешифраторов, не имеющих входов
разрешения, например дешифратора 4→10 (155ИД1, 555ТИД10,
564ИД1), можно использовать для стробирования старший разряд
адресных входов (A4).

Рис.1.5. Дешифраторы на базе ИМС К555 ИД4: а - 3→8; б - 4→10

13
 б
Рис.1.5. Продолжение

1.1.3. Применение логических дешифраторов

Логические дешифраторы находят широкое применение в

цифровой технике, например, в структурах выборки адресов
кристаллов при наращивании как самих дешифраторов (см. рис. 1.3
(ИМС DD1)), так и мультиплексоров (рис 3.6), оперативных и
постоянных запоминающих устройств. В системах автоматики и
телематики дешифраторы могут использоваться для выбора
устройств и отдельных блоков по его адресу или номеру (рис. 1.6).
На рис. 1.6 показано, что каждому блоку присвоен адрес,
соответствующий десятичному номеру выхода дешифратора. Когда
на вход дешифратора подается двоичный код, эквивалентный
десятичному номеру блока, на вход «выбор кристалла» ВК этого
блока поступает активный сигнал (лог. “0”) , разрешая его
функционирование. Остальные блоки заблокированы (ВК=1).

14
 Рис. 1.6. Схема выбора блоков по его адресу

Можно также использовать дешифратор в устройствах

стабилизации какого-либо параметра, в которых управляющие
сигналы, включающие и выключающие исполнительный орган,
появляются на выходах дешифратора, когда на адресных входах
дешифратора появляется двоичный код соответственно меньше
или больше кода заданного значения параметра.
Кроме того, дешифраторы часто применяются для
разуплотнения маршрутизации данных или тактовых импульсов.
На рис. 1.7 представлена схема разуплотнения
маршрутизации тактовых импульсов. Стробирующий вход
дешифратора E1 используется как вход тактовых импульсов С. Это
исключает появление «выбросов» на переднем фронте тактовых
импульсов, появляющихся при изменении адресов, так как код
адреса ( А 0 , А 1 ) изменяется по переднему фронту С, а Сi
формируется по заднему.
15
 Рис.1.7. Схема разуплотнения маршрутизации
тактовых импульсов С

Применение дешифраторов для реализации произвольных

логических функций позволяет существенно упростить схемы
комбинационной логики.

1.1.4. Реализация произвольных функций алгебры логики на

дешифраторах

На дешифраторах могут быть реализованы ФАЛ,

представленные СНДФ, таблицей истинности или картой Карно.
Пусть, к примеру,
y = x 2 x 1x 0 + x 2 x 1x 0 + x 2 x 1x 0 + x 2 x 1x 0 + x 2 x 1x 0 .
Логические переменные подаются на адресные входы
дешифратора: X0 на вход А0, X1 на вход А0, X2 на вход A2 (рис. 1.8).
Тогда первый минтерм (110) активизирует выход дешифратора №5,
второй минтерм (101) - выход №3, третий (0101) – выход №2,
четвертый (100) – выход №4, пятый (000) – выход №0. Так как ФАЛ
должна равняться лог. «1» при реализации любого из этих

16
минтермов, то выходы 0,2,3,4,5 следует подать на входы схемы
ИЛИ при использовании дешифраторов с активным сигналом лог.
”1” на выходе (рис. 1.8, а) или схемы И-НЕ, если используется
дешифратор с активным сигналом лог. «0» на выходе (рис. 1.8, б).

а б

в г
Рис. 1.8. Реализация ФАЛ на дешифраторах с активным сигналом: а
– лог. “1” и схемы ИЛИ, б – лог. “0” и схемы И-НЕ, в – лог. “1” и
схемы ИЛИ-НЕ, г – лог. “0” и схемы И

Если число минтермов реализуемой функции больше

половины числа наборов логических переменных, то целесообразно
реализовать исходную функцию через ее инверсию
y = x 2 x 1x 0 + x 2 x 1x 0 + x 2 x 1x 0 .
17
 Переписав эту функцию для удобства через десятичные
номера конъюнкций Ki (выходов дешифраторов), получим
y = k1 + k 6 + k 7 .
Выполнив отрицание над обеими частями этого выражения и
применив закон де Моргана, получим
y = k 1 + k 6 + k 7 = k1 & k 6 & k 7 .
Реализация этих выражений приведена соответственно на
рис. 1.8,в и рис. 1.8,г.
Существенное упрощение схемы комбинационной логики
достигается при использовании дешифраторов в тех случаях, когда
требуется получить несколько сигналов. В качестве примера
рассмотрим преобразователь двоично-десятичного кода в код с
избытком 3 (табл. 1.4). Код с избытком «3» формируется путем
сложения каждого исходного кодового набора с набором «0011».
Например, десятичное число «7» записывается в коде с избытком
«3» в виде 0111+0011=1010.

Таблица 1.4
Коды
Двоично- Десятичный С избытком 3
десятичный
A3 A2 A1 А0 № выхода DC В 3 В 2 В 1 В0
0 0 0 0 0 0 0 1 1
0 0 0 1 1 0 1 0 0
0 0 1 0 2 0 1 0 1
0 0 1 1 3 0 1 1 0
0 1 0 0 4 0 1 1 1
0 1 0 1 5 1 0 0 0
0 1 1 0 6 1 0 0 1
0 1 1 1 7 1 0 1 0
1 0 0 0 8 1 0 1 1
1 0 0 1 9 1 1 0 0

18
 На рис. 1.9 приведена схема такого преобразователя. Из
этого рисунка видно, что двоично-десятичный код поступает на
адресные входы А 0 ...А 3 неполного дешифратора (ИМС К555ИД6),
а выходы дешифратора с активным сигналом лог. «0» служат
входами логических элементов И-НЕ, формирующих разряды
выходного кода с избытком «3».

Рис. 1.9. Преобразователь двоично-десятичного кода в код с

избытком «3»

Младший разряд этого кода В0 будет равен лог. «1» , когда на

одном из выходов дешифратора 0,2,4,6,8 будет уровень лог. «0»,
разряд B 1 = 1 при наличии лог. «0» на одном из выходов 0,3,4,7,8,
разряд B 2 = 1 при наличии лог. «0» на одном из выходов 1,2,3,4,9,
разряд B 3 = 1 при наличии лог. «0» на одном из выходов 5,6,7,8,9.
Следует заметить, что эти выходные разряды не являются
взаимно исключающими. Аналогично схема может быть составлена
19
для преобразователей каких-либо двоичных кодов в заданные коды
управления какими-либо устройствами.

1.2. Дисплейные дешифраторы

Дисплейные дешифраторы фактически являются

кодопреобразователями, которые преобразуют n-элементный
параллельный входной код в m-элементный параллельный код на
выходе. Однако большинство кодопреобразователей относятся к
классу последовательных схем и будут рассмотрены в
соответствующем разделе настоящего учебного пособия. Здесь
будут представлены наиболее популярные комбинационные
дисплейные дешифраторы и, в первую очередь, дешифраторы,
выходной код которых обеспечивает правильное включение
семисегментных жидкокристаллических индикаторов (ЖКИ).
На рис. 1.10 приведена схема управления семисегментным
жидкокристаллическим индикатором. Дешифратор преобразует
двоично-десятичный код A 0 ...A 3 на входе в код управления
сегментальным индикатором в соответствии с табл. 1.5 (при лог. “1”
сегмент светится).

Рис. 1.10. Схема управления жидкокристаллическим

индикатором

Такие дешифраторы включены в состав серии ИМС ТТЛ

(К555ИД18)и КМДП (К564ИД4).
20
 ИМС К555ИД18 и К564ИД4 имеют четыре входа, на которые
подается двоично-десятичный код и семь выходов.
Выходы ИМС К555ИД18 имеют третье состояние и активный
сигнал лог. “0”.
Таблица 1.5
Входы Выходы Инди-
A1 A2 A3 A0 a b c d e f g кация
0 0 0 0 1 1 1 1 1 1 0 0
0 0 0 1 0 1 1 0 0 0 0 1
0 0 1 0 1 1 0 1 1 0 1 2
0 0 1 1 1 1 1 1 0 0 1 3
0 1 0 0 0 1 1 0 0 1 1 4
0 1 0 1 1 0 1 1 0 1 1 5
0 1 1 0 1 0 1 1 1 1 1 6
0 1 1 1 1 1 1 0 0 0 0 7
1 0 0 0 1 1 1 1 1 1 1 8
1 0 0 1 1 1 1 1 0 1 1 9

Активный выходной сигнал ИМС К555ИД4 равен лог. “0”.

Кроме того, следует отметить, что питание ЖКИ желательно
осуществлять напряжением переменного тока с постоянной
составляющей не более 50 мВ, так как при питании постоянным
напряжением срок их службы сокращается. Поэтому некоторые
дешифраторы этого класса снабжены специальными выходами, на
которые подается переменное напряжение с частотой возбуждения,
преобразующее постоянное напряжение на входе, например ИМС
К564ИД4, в импульсные сигналы.
Ряд дисплейных дешифраторов преобразуют двоично-
десятичный код в десятичный для управления, например, цифрами
газорядного индикатора: К155ИД1, К155ИД10, К564ИД1 и др. Эти
дешифраторы принимают четырехразрядный двоично-десятичный
код на входе и выдают активный сигнал на соответствующем одном
из десяти (0-9) выходе. Активным сигналом ИМС ТТЛ является

21
лог. “0”, а ИМС КМДП - лог. “1”. ИМС К155ИД1, К155ИД10 и
К555ИД10 имеют высоковольтный выход с ОК, а на выходе ИМС
К564ИД1 включены мощные инверторы.

Задание для самоконтроля

1. Вспомните УГО дешифраторов с выходным активным

сигналом лог. “0” и лог. “1”.
2. Какое число входов должен иметь полный дешифратор,
имеющий 4, 8 и 16 выходов?
3. Какое число входов должен иметь неполный
дешифратор, имеющий 10 выходов?
4. Какие выходы дешифратора будут активизированы при
следующих входных кодах: 010, 101, 110 при
разрешающей и других комбинациях на стробирующих
входах?
5. Какие коды необходимо подать на вход дешифратора
4→16, чтобы активизировать один из следующих
выходов: 3, 7, 9, 11 или 14?
6. Какие выходы дешифраторов (рис. 4.2 и рис. 4.3) будут
активизированы при наличии на их адресных входах
следующих двоичных кодов: 10110, 100111, 11010, 11011,
1011, 10101?
7. Составьте схему дешифратора 6→64 на ИМС К555ИД7 и
инверторах К555ЛН1 и определите входные двоичные
коды, при которых активизируются следующие выходы: 5,
12, 26, 37, 41, 53, 60, 63.
8. Реализуйте на базе дешифратора следующие ФАЛ:
y = x 2 x 1x 0 + x 2 x 1x 0 + x 2 x 1x 0 + x 2 x 1 ,
y = x 2 x 1 + x 1x 2 x 0 + x 1x 0 ,
y = x 2 x 1x 0 + x 1x 0 + x 2 x 1x 0 ,

22
 y = x 1x 0 + x 2 x 1 + x 2 x 0 .
9. Приведите примеры применения дешифраторов.

2. ШИФРАТОРЫ

2.1. Условное графическое обозначение, принцип действия

Шифратор принимает входную информацию и формирует на

выходе двоичный код, эквивалентный десятичному номеру входа,
на который поступил активный сигнал, то есть решает задачу,
обратную дешифратору. Шифраторы могут быть полными и
неполными, неприоритетными и приоритетными.
Полный шифратор имеет n-информационных выходов и 2n
входов, а у неполного шифратора число входов меньше 2n.
Приоритетные шифраторы при одновременной активации
двух и большего количества входов формируют на выходе
двоичный код, эквивалентный десятичному номеру старшего
активного разряда входных данных, то есть шифруют вход,
обладающий наивысшим приоритетом.
Примером полного приоритетного шифратора могут служить
ИМС К155ИВ1 и К555ИВ1 (рис. 2.1, табл. 2.1), которые имеют
восемь информационных входов 0-7 (активный лог. “0”), вход
разрешения Е1 (активный лог. “0”), три выхода A 0 − A 2 инверсного
выходного кода, выход группового сигнала G (активный лог. “0”),
выход переноса E0 (активный лог. “0”). Групповой сигнал G=0, если
любой из входов 0…7 активизирован и работа шифратора
разрешена E0. Выход E 0 = 0 , если работа шифратора разрешена, но
ни один из его входов 0…7 не активизирован.

23
 Рис.2.1. Шифратор К555ИВ1

Таблица 2.1
Входы Выходы
E1 0 1 2 3 4 5 6 7 A2 A1 A0 G E0
1 X X X X X X X X 1 1 1 1 1
0 1 1 1 1 1 1 1 1 1 1 1 1 0
0 X X X X X X X 0 0 0 0 0 1
0 X X X X X X 0 1 0 0 1 0 1
0 X X X X X 0 1 1 0 1 0 0 1
0 X X X X 0 1 1 1 0 1 1 0 1
0 X X X 0 1 1 1 1 1 0 0 0 1
0 X X 0 1 1 1 1 1 1 0 1 0 1
0 X 0 1 1 1 1 1 1 1 1 0 0 1
0 0 1 1 1 1 1 1 1 1 1 1 0 1

Если на один из восьми входов поступает активный

сигнал (лог. “0”), то на выходах A 0 − A 2 появляется инверсный
двоичный код, соответствующий десятичному номеру
активизированного входа, на выходе G - лог. “0” (признак подачи
активного входного сигнала), на выходе E 0 - лог. “1”.
Если на несколько входов поступили активные сигналы, то
приоритет имеет старший среди них по номеру. Высший приоритет
имеет вход 7. Так функционирует ИМС при E1 = 0 (работа

24
разрешена). Если E1 = 1 (работа запрещена), то на всех пяти
выходах устанавливаются сигналы лог. “1”.
ИМС К555ИВ2 аналогична рассмотренной выше схеме
К555ИВ1, за исключением того, что её выходы A 0 ...A 2 имеют третье
состояние, при E1 = 1 и любых значениях логических уровней (0
или 1) на выходах 0…7 или при E1 = 0 и неактивизированных входах
0…7, то есть имеющих значения лог.”1”. ИМС К555ИВ3 - неполный
приоритетный шифратор 10→4 (рис. 2.2, табл. 2.2). Имеет девять
информационных входов 1…9 (активный лог. “0”) и четыре выхода
A 0 ...A 3 инверсного выходного кода. Преобразует входные сигналы
в четырехразрядный двоичный код. Ноль кодируется на выходе,
если на все девять входов поступали сигналы лог. “1”, поэтому
входа для нуля нет.

Рис. 2.2. Шифратор К555ИВ3

Таблица 2.2
Входы Выходы
1 2 3 4 5 6 7 8 9 A3 A2 A1 A0
1 1 1 1 1 1 1 1 1 1 1 1 1
X X X X X X X X 0 0 1 1 0
X X X X X X X 0 1 0 1 1 1
X X X X X X 0 1 1 1 0 0 0
X X X X X 0 1 1 1 1 0 0 1
X X X X 0 1 1 1 1 1 0 1 0
X X X 0 1 1 1 1 1 1 0 1 1
X X 0 1 1 1 1 1 1 1 1 0 0
X 0 1 1 1 1 1 1 1 1 1 0 0
0 1 1 1 1 1 1 1 1 1 1 1 0

25
 2.2. Наращивание (каскадирование) шифраторов

ИМС шифраторов, как и дешифраторов, имеет ограниченное

число входов и выходов. Если требуется применить шифратор,
превышающий возможности одной ИМС, то имеется возможность
каскадирования нескольких ИМС аналогично дешифраторам.
На рис. 2.3 приведена схема приоритетного шифратора,
имеющая 16 входов и 4 выхода, полученная путём каскадирования
двух ИМС К 555ИВ1.

Рис. 2.3. Каскадирование двух ИМС К555ИB1

При подаче активного сигнала (лог. “0”) на один из входов 0…7

на выходе E0 DD2 устанавливается активный сигнал лог. “0”,
который разрешает работу схемы DD1. На выходах A 0 ...A 2 системы
26
ИМС DD3 появляются младшие три разряда прямого выходного
кода, эквивалентного десятичному номеру активизированного
входа. Его старший разряд A 3 , который определяется выходом G
DD1, в данном случае равен лог. “0”, а выход - лог. “1”.
При подаче активного сигнала на один из входов 8…15
лог. “1”, поступившая на вход Е1 DD1 с выхода Е0 DD2, запрещает
работу схем DD1, младшие разряды выходного кода определяют
выходы А0…А2 DD2, а старший разряд А3 будет равен лог. “1”.
Таким образом, выходной прямой код A 0 ...A 3 шифратора
(рис. 2.3) является двоичным эквивалентом десятичного номера
активизированного входа.
Шифратор с большим количеством входов можно построить с
помощью пирамидальной схемы каскадирования (рис. 2.4), в
которой старшие разряды выходного прямого входа A 3 , A 4 , A 5
формирует шифратор DD9, его входы соединены с выходами G
ИМС DD1…DD8.
Младшие разряды выходного кода определяют выходы
одной из схем шифраторов DD1…DD8 через многовыходные схемы
И-НЕ DD10…DD12. Соединение выходов переноса E0
последующих (с большими номерами) ИМС с входами разрешения
E1 предыдущих позволяет выбирать один из шифраторов
DD1…DD8, вход которого активизирован, и запрещать
функционирование остальных. В схемах рис. 2.3 и рис. 2.4
сохранено свойство приоритетности шифраторов.

27
 Рис.2.4. Схема каскадирования шифратора на 64 входа

2.3. Применение шифраторов

Приоритетные шифраторы представляют собой многоцелевое

устройство, которое находит широкое применение при
приоритетном кодировании, приоритетном управлении, десятичном
и двоичном кодировании, преобразовании кодов, «сжатии»
информации для передачи по меньшему числу линий связи и т.п.
Шифраторы и дешифраторы часто используют в одной
структуре. Например, при передаче информации часто применяют
структуру шифратор-дешифратор, в которой путём шифровки
28
осуществляется «сжатие» информации для передачи по меньшему
числу линий связи, а затем путём дешифрации её восстановление в
первоначальном коде.
При преобразовании одного вида кода в другой используют
обратную структуру дешифратор-шифратор, с помощью которой
исходный код после дешифрации (в виде одного активного
логического сигнала среди пассивных) подаётся на вход
шифратора, организованного таким образом, чтобы каждый входной
код вызывал появление на выходе заданного выходного кода.

Задание для самоконтроля

1. Назовите число входов шифратора, шифрующего трёх и

четырёх разрядные коды на выходе.
2. Каково функциональное назначение входа E1 , выходов E 0 и G
шифратора?
3. На какой вход шифратора К555ИВ1 подан активный сигнал,
если на его выходе устанавливаются следующие коды: 001,
100, 101, 111?
4. Какой код устанавливается на выходе шифратора К555ИВ1
при E1 = 0 и E1 = 1 , если активный сигнал подаётся на его
следующие входы: 0; 2; 5; 7; 1 и 4; 2 и 7; 3; 5 и 6?
5. Сколько входов и почему имеет шифратор К555ИВ3?
6. На какой вход шифратора, приведённого на рис. 2.3, подан
активный сигнал, если на его выходе устанавливаются
следующие коды: 0101, 1011, 0111, 1110, 0110?
7. Какой код устанавливается на выходе шифратора 16→4
(рис. 2.3), если активный сигнал подаётся на следующие его
входы: 3; 5; 7; 2 и 6; 9; 13; 14; 10 и 12; 5 и 11; 2; 7 и 9?
8. На какой вход шифратора 64→6 (рис. 2.4) подан активный
сигнал, если на его выходе устанавливаются следующие коды:
001101; 001011; 101110; 110110; 111011; 111100?
29
 9. Какой код устанавливается на выходе шифратора 64→6
(рис. 2.4), если активный сигнал подаётся на следующие его
входы: 6; 18; 27; 34; 42; 58; 61; 3 и 15; 7 и 62; 5; 12 и 60?
10. Приведите примеры применения шифраторов.

3. МУЛЬТИПЛЕКСОРЫ И ДЕМУЛЬТИПЛЕКСОРЫ

3.1. Основные определения. Общие сведения

Мультиплексирование – это процесс последовательной

передачи нескольких различных сигналов по одному каналу
передачи информации в режиме разделения времени.
Демультиплексирование – это процесс последовательной
передачи сигналов по одному из нескольких каналов передачи
информации в режиме разделения времени.
Иными словами демультиплексирование – это процесс
восстановления исходных сигналов из смешанного сигнала.
Процессы мультиплексирования и демультиплексирования
можно проиллюстрировать схемой рис. 3.1. На этой схеме первый
электромеханический шаговый искатель (ШИ1), используемый для
мультиплексирования, подключает к каналу передачи информации
(КПИ) в каждый момент времени один из информационных входов.
Демультиплексирование осуществляется таким же шаговым
искателем (ШИ2), который переключается синхронно с ШИ1.
В интегральной схемотехнике функциональным устройством,
реализующим процесс мультиплексирования, является
мультиплексор. Процесс демультиплексирования реализуется в
семействе ТТЛ с помощью дешифраторов, а в семействе КМОП –
двунаправленными мультиплексорами, которые часто называют
мультиплексорами – демультиплексорами.
Мультиплексоры и демультиплексоры занимают особое
место в арсенале современных средств цифровых систем.

30
 Мультиплексирование Демультиплексирование

Рис. 3.1. Процессы мультиплексирования и демультиплексирования

Назначение этих устройств в общем виде можно

сформулировать следующим образом. Мультиплексоры
используются для подключения выхода одного, выбираемого из
нескольких, источника информации по входу общего приемника.
При общем источнике информации и нескольких приемниках
подключение входа одного выбираемого приемника к входу
источника осуществляется демультиплексором.

3.2. Мультиплексоры

3.2.1. Условное графическое обозначение и принцип действия

Мультиплексор - это управляемый кодом электронный

коммутатор, который соединяет один из своих m информационных
входов с выходом (рис. 3.2). Десятичный номер соединяемого входа
есть эквивалент двойного хода на n адресных входах.
Информационные и адресные входы мультиплексора находятся в
следующем соотношении: m = 2 .
n

31
 Кроме информационных и адресных входов, некоторые
мультиплекаторы имеют еще разрешающий (стробирующий) вход Е
с активным лог. “0”, то есть при E=0 функционирование
мультиплексора разрешено.

Рис. 3.2. Условное графическое обозначение мультиплексора

Условное графическое обозначение мультиплексора,

имеющего восемь информационных D 0 ...D 7 , три адресных A 0 ...A 2
входов, разрешающий вход Е, прямой Y и инверсный Y выход,
приведено рис. 3.2. В основном поле мультиплексора указано
обозначение выполняемой функции – MUX. Следует заметить, что
адресные входы A 0 ...A 2 обеспечивают выбор (селекцию) данных, то
есть мультиплексоры способны выбирать (селектировать)
определенный канал. Поэтому их иногда называют селекторами.
Используется и двойное название мультиплексор-селектор, для
обозначения которого ГОСТом предусмотрен символ MS.
Мультиплексор, представленный на рис. 3.2, реализует
логическую функцию:
y = E(D 0 A 2 A 1A 0 + D1A 2 A 1A 0 0 + D 2 A 2 A 1A 0 + D 3 A 2 A 1A 0 0 + D 4 A 2 A 1A 0 +
+ D 5 A 2 A 1A 0 0 + D 6 A 2 A 1A 0 + D 7 A 2 A 1A 0 )
32
и функционирует согласно табл. 3.1.

Таблица 3.1

Входы Выходы
E A2 A1 A0 y y

0 0 0 0 D0 D0

0 0 0 1 D1 D1

0 0 1 0 D2 D2

0 0 1 1 D3 D3

0 1 0 0 D4 D4

0 1 0 1 D5 D5

0 1 1 0 D6 D6

0 1 1 1 D7 D7
1 x x x 0 1

Если на стробирующем входе лог. “0” ( E = 0 ), то

управляющие входы A 0 ...A 2 выбирают в соответствии с двоичным
кодом, поданным на эти входы, канал и соединяют его с выходами
Y иY.
Логический сигнал, соответствующий выбранному каналу,
проходит на выход Y в прямом виде ( D i ), а на выход Y - в

инверсном ( Di ). Если E = 1 , то независимо от сигналов на адресных

входах на прямом входе устанавливается сигнал лог. “0”, а на
инверсном лог. “1”.
Мультиплексоры выполнены в виде отдельных ИМС,
различаются числом информационных и адресных входов,
отсутствием или наличием входа разрешение, а также видом
выхода (стандартный и с тремя состояниями) и видом передачи
информации - с инверсией и без инверсии. Некоторые
мультиплексоры имеют два выхода как инверсный, так и прямой.
33
ИМС мультиплексоров ТТЛ и КМОП имеют существенные
структурные и функциональные отличия, поэтому рассмотрим их
раздельно.

3.2.2. Мультиплексоры ТТЛ

Семейство ИМС мультиплексоров ТЛЛ серий К155 и К555

представлено в табл. 3.2.
Мультиплексор К555КП7 (К155КП7), К555КП15 имеют
организацию мультиплексирования восьми каналов в один (8→1).
Принцип действия таких мультиплексоров, УГО и таблицы были
рассмотрены выше (рис. 3.2 и табл. 3.1).

Таблица 3.2
Выход
Организа- cтандартный c тремя состояниями
ция Передача информации
мультипле- без с без с
ксирования инверсии инверсией инверсии инверсией
16→1 К155КП1*
8→1 К155КП5*
8→1 К155КП7 К155КП7 К555КП15 К555КП15
К555КП7 К555КП7
2×(4→1) К155КП2 К555КП12 К555КП17
К555КП2
4× (2→1) К555КП16 К555КП11 К555КП14

* ИМС не имеет входа стробирования Е .

ИМС К555КП15 имеет три устойчивых состояния на выходе,

то есть при Е=1 ее выходы Y и Y переходят в третье Z - состояние
с высоким импедансом.
Мультиплексор К155КП5 в отличие от К155КП7 имеет только
инверсный выход и не имеет входа стробирования.
34
 ИМС К155КП1 имеет четыре адресных входа, 16
информационных входов и вход стробирования. Выход у этой
схемы только инверсный. Все свойства и способы включения у нее
аналогичны схеме К155КП7.
ИМС К555КП2 (155КП2), приведенная на рис. 3.3, включает
два мультиплексора 4→1 с объединенными адресными входами A 0 ,
A1 , разделенными входами стробирования E 0 и E1 и прямыми (без
инверсии) выходами Y0 и Y1. Такой мультиплексор реализует
следующую логическую функцию:
y = E(D0 A 1A 0 + D1A 1A 0 + D 2 A 1A 0 + D3 A 1A 0 )
и функционирует согласно табл. 3.3.

а б
Рис. 3.3. Условное графическое изображение ИМС К555КП2 (а) и
функциональная схема половины элемента (б)

35
 При E 0 = 0 , E1 = 1 выбран один из мультиплексоров, на
выходе которого Y0 устанавливается логический уровень, поданный
на один из его информационных входов, десятичный номер
которого есть эквивалент двоичного кода на адресных входах. На
выходе другого мультиплексора ( E1 = 1 ) устанавливается лог. ”0”.
На рис.3.3,б приведена функциональная схема половины
ИМС К555КП2 с цепями управления, которая представляет собой
двухступенчатое устройство.
Таблица 3.3
Входы Выходы
E1 E0 А1 А0 Y0 Y1
1 0 0 0 D0 , 0 0
1 0 0 1 D1 , 0 0
1 0 1 0 D2 , 0 0
1 0 1 1 D3 , 0 0
1 1 × × 0 0
0 1 0 0 0 D0 , 1
0 1 0 1 0 D1 , 1
0 1 1 0 0 D2 , 1
0 1 1 1 0 D3 , 1

Первая ступень выполнена на инверторах, вторая на

логических элементах (ЛЭ) И-ИЛИ с использованием ключевых
свойств функции И. В ИМС мультиплексоров ТТЛ, имеющих
инверсный выход вместо ЛЭ И-ИЛИ, используется ЛЭ И-ИЛИ-НЕ.
Мультиплексоры К555КП12 и КП17 имеют организацию,
аналогичную КП2, но выходы в отличие от КП2 имеют третье Z -
состояние.
ИМСК555КП16, К555КП11 и К555КП14 (рис.3.4) - четыре
мультиплексора, организованных для мультиплексирования двух
каналов в один 4×(2→1), с общим дешифратором адреса А0.

36
 Рис. 3.4. ИМС К555КП14

Мультиплексоры КП11 и КП16 при Е=1 имеют на входе

третье Z- состояние и отличаются видом передачи информации
(КП11 без инверсии, КП14 с инверсией). Мультиплексор К555КП16
имеет стандартный выход с прямой передачей информации.
Таким образом, ИМС мультиплексоров ТТЛ, выпускаемые
отечественной промышленностью, имеют число информационных
выходов от 2 до16, стандартные двухуровневые выходы и выходы с
третьим состоянием, и структуру, позволяющую передавать только
цифровые сигналы в одном направлении от входа к выходу.

3. 2. 3. Мультиплексоры на КМОП – интегральных микросхемах

Мультиплексоры КМОП строят иначе, чем рассмотренные

выше ТТЛ – мультиплексоры. Например, ИМС К564КП1 (рис. 3.5,
табл. 3.4), представляющая собой двойной четырёхканальный
мультиплексор с объединёнными адресными входами А0, А1 и
общим входом стробирования Е.
При E = 0 один из информационных входов D0.0…D3.0 и
D0.1…D3.1 обоих мультиплексоров соединяется соответственно с
выходом Y0 и Y1 . Десятичный номер соединяемого входа каждого

37
мультиплексора есть эквивалент двоичного кода на адресных
входах A 1 и A 0 .

а б
Рис. 3.5. Условное графическое изображение ИМС К564КП1 (а)
и функциональная схема (б)

Если на вход Е подали сигнал лог. “1”, то выходы обоих

мультиплексоров отключаются от входов и переходят в третье
высокоимпеданское состояние.
Таким образом, на первый взгляд мультиплексоры ТТЛ и
КМОП функционируют одинаково. Отличие легко уловить,
рассмотрев их функциональные схемы (рис 3.3,б и рис 3.5,б).
Функциональная схема ИМСК564КП1 состоит из восьми
двунаправленных ключей WS, разделённых на две синхронно
работающие группы по четыре ключа в каждой, и схемы управления

38
этими ключами, представляющей собой дешифратор 2→4 со
стробированием (Е).
Таблица 3.4
Входы Выходы
Е А1 А0 Y0 Y1
0 0 0 D 0.0 D 0.1
0 0 1 D 1.0 D 1.1
0 1 0 D 2.0 D 2.1
0 1 1 D 3.0 D 3.1
1 x x Z Z

Передаваемый через эти двунаправленные ключи сигнал

может быть как цифровым, так и аналоговым, он может
передаваться как с выбранного входа на выход (режим
мультиплексора), так и с выхода распределяться по входам (режим
демультиплексора). При этом невыбранные выходы такого
демультиплексора (входы мультиплексора) Di,j находятся в
высокоимпедансном Z – состоянии. ИМС К564КП1 имеет два
источника питания Ucc1, общий GND, Ucc2. Разность напряжений Ucc2
– Ucc1 должна быть не более 15 В. Сигнал уровнем лог. “1”
соответствует напряжению питания Ucc1, сигнал лог. “0” –
напряжению общей точки.
Напряжение Ucc2 должно быть отрицательным по отношению
к напряжению GND или равно ему. Диапазон напряжений сигналов,
проходящих через ИМС, находится в пределах от Ucc1 до Ucc2. В
табл. 3.5 представлены некоторые соотношения напряжений
питания, управляющих сигналов, коммутируемых сигналов, а также
диапазон изменения сопротивления открытого ключа
мультиплексора.
Таким образом, отличительной особенностью КМОП –
мультиплексоров от ТТЛ – мультиплексоров является возможность
передавать как цифровые, так и аналоговые сигналы в двух

39
направлениях от входа к выходу и от выхода к входу, что позволяет
использовать их как мультиплексоры, так и демультиплексоры
цифровых и аналоговых сигналов.
Таблица 3.5
Напряжение Сигналы Сопротивления
питания управляющие коммутируемые открытого
Ucc1 GND Ucc2 лог. 0 лог. 1 Umin Umax ключа
В В В В В В В Ом
3 0 0 0 3 0 3 300…3000
5 0 0 0 5 0 5 200…400
10 0 0 0 10 0 10 160…200
15 0 0 0 15 0 15 120…140
3 0 -6 0 3 -6 3 180…220
5 0 -5 0 5 -5 5 160…200
5 0 -10 0 5 -10 5 120…140
7.5 0 -7.5 0 7.5 -7.5 7.5 120…140

3. 2. 4. Наращивание мультиплексоров

ИМС мультиплексоров имеют ограниченное число

информационных входов (каналов передачи информации). Если
необходимое число каналов превышает возможности одной ИМС,
мультиплексоры наращивают в систему. В этом отношении
мультиплексоры принципиально не отличаются от дешифраторов.
Каскадирование ИМС мультиплексоров, как и дешифраторов,
возможно по пирамидальной схеме и путём последовательного
соединения их разрешаемых входов через внешние логические
элементы или непосредственно друг с другом. Адресные входы
наращиваемых мультиплексоров делятся, как и в случае
наращивания дешифраторов, на старшие (СРА) и младшие (МРА)
разряды адреса. СРА выбирают кристаллы (ИМС) адресуемого
мультиплексора. Младшие разряды, поступая на адресные входы
всех мультиплексоров, выбирают только один, соответствующий
40
канал передачи информации выбранного СРА кристалла, так как
функционирование остальных кристаллов запрещено (табл. 3.6.).

Таблица 3.6
СРА МРА №
А5 А4 А3 А2 А1 А0 канала
0 0 0 0 0 0 0
- - - - - - -
0 0 0 1 1 1 7
0 0 0 0 0 0 8
- - - - - - -
0 0 1 1 1 1 15
0 1 0 0 0 0 16
- - - - - - -
0 1 0 1 1 1 23
0 1 1 0 0 0 24
- - - - - - -
0 1 1 1 1 1 31
1 0 0 0 0 0 32
- - - - - - -
1 0 0 0 0 0 39
1 0 1 0 0 0 40
- - - - - - -
1 0 1 1 1 1 47
1 1 0 0 0 0 48
- - - - - - -
1 1 0 1 1 1 55
1 1 1 0 0 0 56
- - - - - - -
1 1 1 1 1 1 63

Выходы каскадируемых мультиплексоров объединяются

следующим образом: неинвертирующие выходы - через логические
элементы ИЛИ; инвертирующие выходы - через ЛЭ И – НЕ, которые
реализуют функцию ИЛИ в отрицательной логике; выходы с третьим
высокоимпедансным состоянием или открытым коллектором
41
объединяются согласно правилам монтажной логики. Рассмотрим
несколько примеров каскадирования ТТЛ – мультиплексоров. На
рис. 3.6 представлена пирамидальная схема мультиплексора 64→1,
в которой двоичный код МРА подается параллельно на адресные
входы всех мультиплексоров DD2…DD9. Однако с выходом Y
соединяется лишь один соответствующий вход мультиплексора,
выбранного кодом СРА через дешифратор DD1.

Рис. 3.6. Мультиплексор 64→1 с стробирующим входом DD1 –

K5554D4; DD2…DD9 – K555KП7; DD10 – K555ЛА2

Реализация рассмотренной схемы возможна при наличии у

мультиплексоров стробирующих входов Е. Наращивание
мультиплексоров без входов стробирования возможно по

42
пирамидальной схеме, представленной на рис. 3.7. Двоичный код,
поданный на МРА ( A 0 , A 1, A 2 ) мультиплексоров DD1…DD8,
соединяет соответствующие входы с их выходами ( Y0 ...Y1 ). Однако с
выходом Y будет соединён лишь один из них, десятичный номер
которого есть эквивалент двоичного кода, поданного на СРА
( A 3 , A 4 , A 5 ) мультиплексора DD9.

Рис. 3.7. Мультиплексор 64→1 (без входов стробирования)

DD1…DD9 – 155KП5

Схема мультиплексора 16→1 (рис. 3.8) иллюстрирует другой

способ наращивания мультиплексоров путём последовательного

43
соединения входов стробирования через инвертор. Двоичный код,
подаваемый на адресные входы A 0 ...A 3 , определяет, какой из
входов 0…15 будет соединён через логический элемент И-НЕ с
выходом Y.

Рис. 3.8. Мультиплексор 16→1 на ИМС DD1,DD2 – K555KП7; DD3 –

K555ЛА3

Наращивание КМОП – мультиплексоров можно проводить

аналогично рассмотренным выше схемам (рис. 3.6…3.8). Однако
при этом следует учитывать некоторые особенности их
схемотехники. Так, дешифратор К564ИД1 имеет выходной сигнал с
активным уровнем, равным лог. “1”, а ИМС КМОП –
мультиплексоров функционируют при стробирующем сигнале,
равном уровню лог. “0” (Е=0). Следовательно, при каскадировании
КМОП – мультиплексоров по схеме рис 3.6 выходы дешифратора
следует соединять с соответствующими входами стробирования
мультиплексоров через инверторы, и их выходы - по правилам
монтажной логики (рис 3.9).
44
 Адресные входы также разделены на МРА ( A 0 , A 1, A 2 ) и СРА
( A 3,A 4,A 5 ) и выбирают соответственно каналы передачи
информации и кристалл, в котором этот канал открывается.
Стробирующий вход при Е=0 разрешает работу дешифратора DD1 в
пределах табл. 3.6. При Е=1, при любых комбинациях СРА, на
информационных выходах 0…7 дешифратора устанавливаются
уровни лог. “0”, а на выходах инверторов - уровни лог. “1”, поэтому
работа всех ИМС DD4…DD11 запрещена, все каналы, передающие
информацию, закрыты.

Рис. 3.9. Мультиплексор 64:1 со стробирующим входом

DD1 – K564ИD1, DD2,DD3 - K564ЛН2; DD4…DD11 - K564КП2

45
 Если в этой схеме (рис. 3.9) заменить ИМС 564КП2 на
К564КП1, то получим двойной 32- канальный мультиплексор (рис.
3.10).
Если необходимо построить один мультиплексор на двойных
мультиплексорах на большее число входов, то можно использовать
схему, приведённую на рис 3.11.
На рис. 3.12 приведен пример построения мультиплексора
8→1 на ИМС К564КП1. В этой схеме по сравнению с рисунком 3.11
вторая ступень мультиплексирования выполнена на
двунаправленном ключе К564КТ3.

Рис. 3.10. Мультиплексор 2 × (32→1) DD1 – K564ИD1, DD2,DD3 -

K564ЛН2; DD4…DD11 - K564КП1

При наращивании КМОП – мультиплексоров возможно,

аналогично рис. 3.8, последовательное соединение их входов

46
стробирования. На рис. 3.13 приведена схема двойного
шестнадцатиканального мультиплексора, построенного по этому
принципу.

Рис. 3.11. Мультиплексор 16→1 DD1, DD2, DD3 - K564КП1

47
 Рис. 3.12. Мультиплексор 8→1 DD1 - K564КП1, DD2 - K564ПН2,
DD3 - K564КТ3

Рис. 3.13. Мультиплексор 2× (8→1) DD1, DD2 - K564КП1,

DD3 - K564ЛН2

Рассмотренные выше схемы наращивания КМОП –

мультиплексоров сохраняют все их свойства и могут передавать как

48
цифровую, так и аналоговую информацию в двух направлениях: от
входа к выходу и от выхода к входу, то есть их можно использовать
как мультиплексоры – демультиплексоры.

3.2.5. Применение мультиплексоров

Мультиплексоры занимают особое место в арсенале

современных средств цифровой техники. Мультиплексоры
используются для трассировки передаваемых данных, временного
уплотнения, разводки многословных данных, преобразования
параллельного кода в последовательный и т. п.
Мультиплексоры могут оказаться весьма удобными
конструктивными элементами при разработке комбинационных и
даже последовательных схем. При этом сокращается число
элементов и межэлементных соединений, а также объем пайки,
уменьшается площадь печатных плат, стоимость элементов и
монтажа.
В системах автоматики и телематики мультиплексоры
обеспечивают подключение выходов отдельных устройств,
например датчиков, к одному каналу передачи информации.
Схемы трассировки передаваемых данных, разводки
многословных данных, временного уплотнения и преобразований
параллельного кода в последовательный организуются согласно
схеме каскадирования мультиплексоров, представленной на рис.
3.7, которая может обеспечить мультиплексную передачу данных с
разделением 64 каналов по времени. Следует отметить, что
двукратная инверсия данных исключает их инверсию на выходе.
Схема выбора одного из нескольких датчиков и подключение
его к каналу передачи информации приведена на рис. 3.14.

49
 Рис.3.14. Схема выбора датчика

Выходные сигналы датчиков, которые могут быть

аналоговыми и дискретными, обычно группируют по виду сигнала и
подключают к каналу передачи информации через отдельные
мультиплексоры. Выходные сигналы датчиков могут изменяться от
своего минимального значения до максимального в различных
диапазонах, поэтому для их стандартизации между выходами
датчиков и входами мультиплексора включают нормализатор (на
рис. 3.14 в целях упрощения не показан). Выбор датчика,
подключаемого к каналу передачи информации, осуществляется по
адресу ( A 0 , A 1, A 2 ), который формируется устройством управления
(YY) системы.
Достаточно часто мультиплексор используют как компаратор
положения переключателя. Например, для представления восьми
положений переключателя могут использовать трехразрядный
двоичный код. Этот код подаётся на адресные входы
мультиплексора, а выходы переключателя соединяются с
информационными входами мультиплексора (рис. 3.15).

50
 Рис.3.15. Компаратор положения переключателя

Общий вывод переключателя заземлен (лог. “0”),

следовательно, соответствующий контакт входного сигнала
мультиплексора для конкретного положения переключателя имеет
уровень лог. “0”. Каждый отдельный входной адресный код
выбирает соответствующий вход мультиплексора, и по его выходу
определяется, соединен ли с “землёй” или отключен выбранный
вход. Контакты переключателя с целью повышения
помехоустойчивости следует соединить через резисторы с “+”
источника питания. На рис. 3.15 эти резисторы для простоты не
показаны. Вход стробирования можно использовать для управления
выходами.
Особый интерес представляет применение
мультиплексоров для реализации произвольных логических
функций и преобразователей кодов.

51
3.2.6. Реализация произвольных логических функций алгебры
логики на мультиплексорах

Если ФАЛ достаточно проста и подчиняется определенным

правилам, то экономичнее её реализовать с помощью ИМС
стандартных ЛЭ: И-НЕ, И, ИЛИ, ИЛИ-НЕ, исключающих ИЛИ и НЕ.
Однако сложную случайную функцию более экономично
реализовать с помощью мультиплексоров, которые являются
универсальными ЛЭ. Полученная при этом схема компактна, гибка и
её разработка проще.
На мультиплексорах, не имеющих вход стробирования Е,
можно реализовать любую логическую функцию К+1 входной
переменной, а на мультиплексорах, имеющих вход стробирования, -
логическую функцию К+2 переменных, заменяя при этом несколько
корпусов логических элементов малой степени интеграции. Здесь К
– число адресных входов мультиплексора. Известно несколько
методов синтеза таких схем на основе карты Карно, таблицы
истинности или логического уравнения.
Реализация ФАЛ, представленной картой Карно, на
мультиплексорах
Наиболее просто логические функции реализуются на
мультиплексорах, когда число логических переменных равно
количеству их адресных входов.
В качестве примера рассмотрим логическую функцию
y(x 2 , x 1, x 0 ) , соответствующую карте Карно (рис. 3.16,а). Анализ этой
карты Карно показывает, что функция y(x 2 , x 1, x 0 ) равна лог. «1» при
следующих наборах переменных x 2 , x 1, x 0 : 001, 010, 011, 100, а лог.
«0» при 000, 101, 110, 111. Следовательно, для реализации этой
функции на мультиплексоре 8:1, например К555КП7 (рис. 3.16,б),
достаточно на адресные входы A 0 , A 1, A 2 подать соответственно
сигналы x 0 , x 1, x 2 , информационные входы Д1, Д2, Д3, Д4 соединить

52
с лог. «1», а входы Д0, Д5, Д6, Д7 – с лог. «0». Эту же функцию
можно реализовать и на мультиплексоре 4:1, например половине
ИМС К555 КП2, которая была рассмотрена выше и представлена на
рис.3.3.

а б в
Рис. 3.16. Реализация логической функции, заданной картой Карно
(а) на мультиплексоре 8→1 (б) и 4→1 (в)

В этом случае воспользуемся непосредственным анализом

карты Карно (см. рис. 3.16,а). В качестве адресных выберем
переменные x 1, x 0 .
Анализируя последовательно столбцы карты Карно,
обнаруживаем, что значение столбца, для которого
x 1x 0 = 00 (x 1x 0 ) ,совпадает с x 2 , значение остальных столбцов 01,

11 и 10 - с x 2 . Следовательно, для реализации исходной ФАЛ

(рис. 3.16,а) на половине ИМС К555КП2 следует на адресные входы
А0 и А1 подать соответственно логические переменные x 0 и x 1 , на
вход D 0.0 − x 2 , а на входы D1.0 ,D 2.0 ,D 3.0 − x 2 (рис. 3.16,в).

53
 Реализация ФАЛ, представленной таблицей истинности,
на мультиплексорах
Для изложения этого метода воспользуемся предыдущим
примером и реализуем логическую функцию, представленную
картой Карно (см. рис. 3.16,а) на половине ИМС К555 КП2, выбрав в
качестве адресных переменных x 2 , x 1 .
В этом случае число логических переменных ( x 2 , x 1, x 0 ) на
единицу больше числа адресных входов мультиплексора ( A 0 , A 1 ),
поэтому синтез схемы выполняется иначе. Преобразуем карту
Карно (см. рис. 3.16,а) в таблицу истинности (рис.3.17,а), добавив к
ней для удобства один столбец слева (К), определяющий номера
информационных входов, и один столбец справа (Дi), в котором
записываются логические величины, поступающие на i вход.
Разобьем эту таблицу на группы по две строки. В каждой
группе логические переменные x 2 и x 1 неизменны, x 0 имеет два
состояния ("0" и "1"), а выходной сигнал y может иметь одно из
четырех состояний 1,0, x 0 , x 0 .

K x2 x1 x0 y Дi
0 0 0 0 0 X0
0 0 1 1
1 0 1 0 1 1
0 1 1 1
2 1 0 0 1 X0
1 0 1 0
3 1 1 0 0 0
1 1 1 0

54
 б
Рис. 3.17. Реализация логических функций заданной таблицей
истинности (а) на половине ИМС К555КП2 (б)

Если подать логические переменные x 1 и x 2 соответственно

на адресные входы мультиплексора A 0 и A 1 , то конкретный набор
этих переменных будет определять в двоичной системе счисления
номер группы таблицы и информационного входа, который при этом
будет соединяться с выходом y. Анализ сигналов x 0 и y позволяет
заполнить столбец Дi. Подавая на соответствующие
информационные входы Дi согласно рис. 3.17,а постоянные
логические сигналы «1» и «0» и переменные x 0 и x 0 , получим
схему, реализующую заданную функцию (рис. 3.17,б).
Разделение логических переменных на адресные и
информационные определяется простотой схемной реализации.
Рассмотрим еще один пример, в котором на
информационные входы мультиплексора подается логическая
переменная старшего разряда. Пусть требуется на мультиплексоре
8:1 реализовать функцию четырех переменных, представленную в
СНДФ:
y = x 3 x 2 x 1x 0 + x 3 x 2 x 1x 0 + x 3 x 2 x 1x 0 + x 3 x 2 x 1x 0 + x 3 x 2 x 1x 0 .
Переменные младших трех разрядов x 2 x 1x 0 будем подавать
на адресные входы мультиплексора, а x3 - на информационные

55
входы. По логическому выражению составим таблицу истинности
(рис. 3.18,а), сгруппировав по два набора переменных так, что в
каждой группе x 2 x 1x 0 неизменны, x3 имеет два состояния, а
выходной сигнал - одно из четырех значений y = 1, y = 0, y = x 3 , y = x 3 .
Схемная реализация этой функции показана на рис. 3.18, б.
Приведенные примеры позволяют сформулировать
следующий алгоритм реализации комбинационных функций на
мультиплексорах:
- представить исходную ФАЛ в виде таблицы истинности,
карты Карно или СНДФ;
- разделить входные логические переменные на адресные,
информационные и стробирующие;
- определить значения информационных выходных
переменных для всех наборов адресных логических переменных;
- изобразить логическую схему на мультиплексорах,
реализующую требуемые функции.

Реализация ФАЛ, представленной логическим

уравнением
Этот метод, как и предыдущие, удобнее рассматривать с
помощью примеров, воспользовавшись сформулированным выше
алгоритмом реализации комбинационных функций на
мультиплексорах.

56
 К x3 x2 x1 x0 y Дi
0 0 0 0 0 0 0
1 0 0 0 0
1 0 0 0 1 0 0
1 0 0 1 0
2 0 0 1 0 0 0
1 0 1 0 0
3 0 0 1 1 0 x3
1 0 1 1 1
4 0 1 0 0 0 0
1 1 0 0 0
5 0 1 0 1 0 x3
1 1 0 1 1
6 0 1 1 0 0 x3
1 1 1 0 1
7 0 1 1 1 1 1
1 1 1 1 1

а б
Рис. 3.18. Реализация логических функций четырех переменных
y = f(x 3 x 2 x 1x 0 ) (а) на мультиплексоре К555 КП7 (б)

Если вернуться к рассмотренному выше примеру (см. рис.

3.16), то по таблице истинности (см. рис. 3.17,а) или карте Карно
(см. рис. 3.16,а) можно записать следующее уравнение ФАЛ в
СНДФ: y = x 2 x 1x 0 + x 2 x 1x 0 + x 2 x 1x 0 + x 2 x 1x 0 .
Реализуем это уравнение на мультиплексоре 4→1 (0,5 ИМС
К555КП2). Согласно алгоритму разделим входные логические
переменные x 2 , x 1, x 0 на адресные ( x 1x 0 ) и информационные ( x 2 ).
Определим значения всех информационных входных переменных
для всех наборов адресных переменных. При наборе x 1 x 0 (01) с

выходом Y0 соединяется вход D1 , а значение функции Y0 = x 2 .

Следовательно, на вход D1 следует подать x 2 . На входы D2 и D3

57
также следует подать x 2 , так как Y0 = x 2 при наборах x 1 x 0 (10) или
x 1 x 0 (11), а на вход D 0 - x2 . Схема включения мультиплексора 4→1
для реализации рассмотренной функции приведена на рис. 3,16,в.
Выполненный выше анализ фактически является сравнением
исходного уравнения с уравнением мультиплексора 4→1, которое
имеет вид: y = E (D 0 x 1x 0 + D1x 1x 0 + D 2 x 1x 0 + D 3 x 1x 0 ) .
Поэтому на практике такой анализ необязателен. Достаточно
сравнить уравнение мультиплексора с исходным уравнением, чтобы
понять, что для его реализации следует принять
E = 0, D 0 = x 2 , D1 = x 2 , D 2 = x 2 , D 3 = x 2 .
В рассмотренном примере за адресные входные переменные
можно принять также x 2 x 3 или x 3 x 1 , а за информационные
соответственно x1 или x2. Попробуйте реализовать исходное
уравнение при этих условиях самостоятельно и определите, какое
из полученных решений оптимально. Такая работа даст вам
возможность приобрести опыт в реализации комбинационных
функций на мультиплексорах.
Аналогичным образом можно реализовать произвольную
логическую функцию на мультиплексорах с числом адресных входов
на единицу меньше количества входных переменных. Так,
например, четырехместную логическую функцию

1 0 1 0 0 0 1 0 0 1 0 0 0 01 0 1 0
y = x 3 x 2 x 1x 0 + x 3 x 2 x 1x 0 + x 3 x 2 x 1x 0 + x 3 x 2 x 1x 0 + x 3 x 2 x 1 x 0 + x 3 x 2 x 1x 0
5 6 4 4 1 2

реализуем на мультиплексторе 8→1. Для этого убедимся, что

функция представлена в СНДФ. Затем разделим входные
логические переменные x 3 x 2 x 1x 0 на адресные ( x 3 x 2 x1 ) и
информационные ( x 0 ). Сравним исходное уравнение с уравнением
мультиплексора 8→1:
58
y = E (D0 x 3 x 2 x1 + D1x 3 x 2 x1 + D 2 x 3 x 2 x1 + D 3 x 3 x 2 x 1 + D 4 x 3 x 2 x 1 + D 5 x 3 x 2 x 1 +
+ D6 x 3 x 2 x1 + D7 x 3 x 2 x1 )
и получим, что
E = 0, D 0 = x 0 , D1 = x 0 , D 2 = x 0 , D 3 = 0, D 4 = 1, D 5 = x 0 , D 6 = 0, D 7 = 0.
D4 = 1, так как сумма минтермов
x 3 x 2 x 1x 0 + x 3 x 2 x 1x 0 = x 3 x 2 x 1 (x 0 + x 0 ) = x 3 x 2 x 11 = 1 .
Схема включения мультиплексора 8→1 для реализации
рассмотренной функции приведена на рис. 3.19,а.
Рассмотренное в этом примере исходное выражение может
быть реализовано с использованием двух стробируемых
мультиплексоров на 4→1 каждый.
Для этого сгруппируем минтермы, содержащие x 3 и x 3 :
y = x 3 x 2 x 1x 0 + x 3 x 2 x 1x 0 + x 3 x 2 x 1x 0 + x 3 x 2 x 1x 0 + x 3 x 2 x 1x 0 + x 3 x 2 x 1x 0 =
= x 3 (x 2 x 1x 0 + x 2 x 1x 0 + x 2 x 1x 0 ) + x 3 (x 2 x 1x 0 + x 2 x 1x 0 + x 2 x 1x 0 ).
2 0 1 1 2 0

Каждое из выражений в скобках может быть реализовано

мультиплексором 4→1 .

а б
Рис. 3.19. Реализация логической функции четырех переменных на
ИМС К555 КП7 (а) и К555Кп2 (б)

59
 При этом на адресные входы A 1, A 0 можно подать,
например, x 1x 0 , а на соответствующие информационные согласно
изложенной выше методике - x2 . Выбор одного из двух
мультиплексоров осуществляется по входу стробирования Е
переменной x3. Для этого в одном мультиплексоре E 0 = x 3 , а в
другом E1 = x 3 . Выходные сигналы мультиплексоров через схему
ИЛИ поступают на выход Y. Сравнивая полученные в скобках
выражения с уравнением мультиплексора, получим
E0 = x 3 ,D 0.0 = x 2 ,D1.0 = x 2 ,D 2.0 = x 2 ,D 3.0 = 0.
E1 = x 3 ,D 0.1 = x 2 ,D1.1 = x 2 ,D 2.1 = x 2 ,D 3.1 = 0.
Схема включения мультиплексоров ИМСК555КП2 для
реализации рассмотренной выше функции приведена на
рис. 3.19, б.
Аналогично на мультиплексорах 8→1(см. рис. 3.8) можно
реализовать ФАЛ пяти логических переменных. Схема строится по
той же методике, рассмотренной выше для двух четырехканальных
мультиплексоров.
Таким образом, оказалось возможным реализовать
произвольную логическую функцию на стробируемых
мультиплексорах с числом адресных входов на два меньше
количества входных переменных. Несмотря на то, что стоимость
мультиплексоров выше стоимости логических элементов малой
степени интеграции, применение мультиплексоров часто позволяет
уменьшить число корпусов ИМС и число соединений между ними.
Если учесть, что стоимость и надежность цифровых устройств
определяются в основном стоимостью и надежностью соединений,
то применение мультиплексоров при реализации ФАЛ является
перспективным направлением. Следует заметить, что, используя
вышеприведенную методику, можно реализовать на
мультиплексорах различные преобразователи кодов, например,
преобразователь двоично-десятичного кода в код с избытком 3 в
60
код Хемминга или любые другие преобразователи, представив их
таблицей истинности или логическими уравнениями.

3.3. Демультиплексоры

3.3.1. Общие сведения и принцип действия

Демультиплексоры – это управляемый кодом электронный

распределитель, который принимает входной сигнал и направляет
его на тот выход, десятичный номер которого есть эквивалент
двоичного хода на адресных входах. Остальные выходы в этом
случае находятся либо в неактивном состоянии, либо в
высокоимпедансном (третьем) состоянии.
В семействе КМОП в качестве демультиплексоров, как было
рассмотрено выше, применяются мультиплексоры, которые
одинаково хорошо работают как мультиплексоры, так и
демультиплексоры для передачи аналоговых и цифровых сигналов,
поскольку сигналы проходят через двунаправленные ключи WS
(рис. 3.5,б). Еще раз напомним, что невозбужденные выходы
демультиплексора находятся в третьем состоянии, поэтому, для
того чтобы на этих выходах действовали нужные логические уровни,
следует включать нагрузочный резистор или его эквивалент.
В ТТЛ в качестве демультиплексоров используются
дешифраторы. Например, дешифратор K555ИD4 (см. рис. 1.2)
может быть использован не только как дешифратор, но и как
двойной демультиплексор с одного канала на четыре (1 → 4) и как
демультиплексор с одного канала на восемь (1 → 8).
При организации демультиплексора 1→4 на ИМС K555ИD4
один вход схемы & E1 (& E 0 ) может работать как вход данных, а
другой ( E1 ) – как стробирующий, или наоборот, то есть

61
демультиплексор может принимать как прямой, так и инверсный код
данных.
Демультиплексор 4→1 (см. рис. 1.2) имеет активный низкий
вход разрешения Е1 и вход данных Е1, которым управляют
адресные входы A 0,A1 . Функционирование такой системы
описывает табл. 3.7.

Таблица 3.7
Входы Выходы

разр. данные адрес

E1 E1 A1 A0 0.1 1.1 2.1 3.1
1 Х Х Х 1 1 1 1
0 1 0 0 0 1 1 1
0 1 0 1 1 0 1 1
0 1 1 0 1 1 0 1
0 1 1 1 1 1 1 0
Х 0 Х Х 1 1 1 1

При организации демультиплексора 1→8 на ИМС K555ИД4

(см. рис. 1.5) следует стробирующий вход Е использовать как вход
данных D, которым управляют адресные входы A 0 , A 1, A 2 .
Функционирование такой схемы описывает табл. 3.8.

62
 Таблица 3.8
Входы Выходы

A2 A1 A0 D 0 1 2 3 4 5 6 7
0 0 0 0 0 1 1 1 1 1 1 1
0 0 1 0 1 0 1 1 1 1 1 1
0 1 0 0 1 1 0 1 1 1 1 1
0 1 1 0 1 1 1 0 1 1 1 1
1 0 0 0 1 1 1 1 0 1 1 1
1 0 1 0 1 1 1 1 1 0 1 1
1 1 0 0 1 1 1 1 1 1 0 1
1 1 1 0 1 1 1 1 1 1 1 0
Х Х Х 1 1 1 1 1 1 1 1 1

Таким образом, дешифраторы ТТЛ могут выполнять функции

демультиплексирования.
Каскадирование демультиплексоров осуществляется
согласно рассмотренным выше схемам каскадирования
дешифраторов и мультиплексоров.

3.3.2. Применение демультиплексоров

Демультиплексоры находят широкое применение в

современных цифровых системах, например мультиплексных
системах обмена информацией автомобилей, самолетов,
тепловозов и других сложных объектов. Мультиплексоры в этих
системах принимают от нескольких источников необходимую
информацию и передают ее по одному каналу обмена информацией
(КОИ) в режиме разделения времени в последовательном коде
приемнику информации. В приемнике информации
демультиплексор восстанавливает из смешанного сигнала
исходную информацию, преобразуя последовательный код в
параллельный. Следует заметить, что применение КМОП-
мультиплексоров позволяет передавать информацию по одному
63
КОИ в двух направлениях и по одному направлению в конкретный
момент времени.
Аналогичная структура “мультиплексор – демультиплексор”
находит применение и в других системах.
Демультиплексоры с успехом применяются также при
трассировке данных и таковых импульсов, в качестве
преобразователей последовательного кода в параллельный и т.п.

Задание для самоконтроля

1. Сформулируйте понятия процессов мультиплексирование и

демультиплексирование.
2. Какие устройства в интегральной схемотехнике реализуют
процессы мультиплексирования и демультиплексирования?
3. Вспомните УГО, определение и принцип действия
мультиплексора.
4. Какое количество адресных входов должен иметь
мультиплексор 2→1 , 4→1 , 8→1 и 16→1?
5. Какие входы мультиплексора 8→1 будут соединены с входом
при наличии следующих двоичных кодов на адресных входах:
010;101;011;110;001 при разрешающем сигнале на входе
стробирования и его отсутствии?
6. Какие сигналы необходимо подать на адресные и
стробирующие входы ИМСК555КП2, чтобы соединить D 1.0 c
Y0 , D3.0 c Y0 , D0.1 c Y1 , D2.1 c Y1 ?
7. Какие входы мультиплексоров (см. рис. 3.6 и рис. 3.7) будут
соединены с выходом Y при наличии на адресных входах
следующих двоичных кодов: 001101; 011110; 100101; 101110;
110010 (при E = 1 и E = 0 для рис 3.6)?
8. Приведите примеры применения мультиплексоров.
9. Какие устройства ТТЛ и КМОП выполняют функции
демультиплексоров?
64
 10. Какой вход ТТЛ дешифратора используется как
информационный при реализации им процесса
демультиплексирования?
11. Чем объясняется возможность использования КМОП-
мультиплексора как мультиплексор- демультиплексор?
12. Постройте на мультиплексорах 8→1 в соответствии с
табл. 1.4 схему преобразования двоично-десятичного кода в
код с избытком 3. Поскольку B 0 = A 0 , в построении
мультиплексора для B 0 нет необходимости.
13. Спроектируйте схемы на мультиплексорах с числом адресных
линий, на единицу меньшим количества входных переменных,
реализующие следующие функции:
y = x 2 x 1 x 0 + x 2 x 1 x 0 ; y = x 3 x 2 x 1 + x 2 x 1x 0 ; y = x 2 x 0 + x 1x 0 ;
y = x 2 x 1x 0 + x 3 x 1 ; y = x 3 x 2 + x 3 x 1 + x 3 x 0 .
14. Спроектируйте схемы на мультиплексорах 8→1 со
стробирующим входом, реализующие следующие функции:
y = x 4 x 3 x 0 + x 3 x1x 0 + x 4 x1x 0 + x 2 x1x 0 ,
y = x 2 x 1x 0 + x 3 x 1x 0 + x 4 x 1x 0 .

4. ЦИФРОВЫЕ КОМПАРАТОРЫ

4.1. Условное графическое обозначение, принцип действия

Цифровые компараторы – устройства, выполняющие

сравнение двух чисел, заданных в двоичном (двоично-десятичном)
коде. В зависимости от схемного решения компараторы могут
определять равенство А=В (А и В – независимые числа с равным
количеством разрядов) либо вид неравенства A<B и A>B. Результат
сравнения отображается соответствующим логическим уровнем на
выходе.

65
 Два n – разрядных двоичных числа равны, когда попарно
равны между собой все разряды этих чисел. Если, например, числа
А и В – четырехразрядные, то признаком их равенства будет А3=В3,
А2=В2, А1=В1 и А0=В0. Неравенство A>B обеспечивается в четырех
случаях: когда A3>B3, А3=В3 и A2>B2; А3=В3, А2=В2 и A1>B1; А3=В3,
А2=В2, А1=В1, и A0>B0.
Очевидно, что для выполнения неравенства A<B достаточно
поменять местами А и В.
Цифровые четырехразрядные компараторы выпускаются
отечественной промышленностью в виде самостоятельных изделий.
Примером может служить микросхема (рис. 4.1), которая имеет
четыре входа А0…А3 для подачи двоичного кода первого числа и
четыре входа В0…В3 для подачи двоичного кода второго числа, три
входа каскадирования A<B, А=В, A>B и три информационных
выхода, предназначенных для выдачи результатов сравнения двух
четырехзначных чисел А и В с условиями A<B, А=В, A>В.
Сравнение осуществляется путем формирования трех
функций FA <B , FA =B , FA >B , принимающих лог. “1” при выполнении
соответственно условий A<B, А=В, A>В и лог. “0” в противном
случае. Выражения для указанных функций имеют вид
FA <B = A 3B 3 ∨ ( A 3 ⊕ B 3 )A 2B 2 ∨ ( A 3 ⊕ B 3 )( A 2 ⊕ B 2 )A 1B1 ∨
( A 3 ⊕ B 3 )( A 2 ⊕ B 2 )( A 1 ⊕ B1 )A 0B 0 ∨
~
( A 3 ⊕ B 3 )( A 2 ⊕ B 2 )( A 1 ⊕ B1 )( A 0 ⊕ B 0 )FA <B

~
FA =B = ( A 3 ⊕ B 3 )( A 2 ⊕ B 2 )( A 1 ⊕ B1 )( A 0 ⊕ B 0 )FA =B

FA >B = FA <B , FA =B ,
~ ~
где FA <B и FA =B - функции, поступающие из другой ИСК564ИП2,
с помощью которой сравниваются младшие разряды в числах А и В.

66
 Входы Выходы
А, В A<B А=В A>B A<B А=В A>B
A>B х х 1 0 0 1
А=В 0 0 1 0 0 1
А=В 0 1 0 0 1 0
А=В 1 0 0 1 0 0
A<B х х х 1 0 0

а б
Рис. 4.1. Условное графическое обозначение ИМС К564ИП2 (а)
и таблица истинности (б)

Использование этих переменных позволяет осуществить

расширение разрядности ИСК564ИП2 до любой необходимой
величины. На рис. 4.1,а показано условное графическое
обозначение ИСК564ИП2, где А0 – А3 – код сравниваемого числа A,
В0 – В3 – код сравниваемого числа В. Работа ИС поясняется
таблицей истинности (рис. 4.1,б).
В ТТЛ цифровые компараторы представлены ИМС К555СП1,
которая по УГО и функционированию аналогична рассмотренной
выше К564ИП2.

4.2. Наращивание цифровых компараторов

Одна ИМС компаратора К564ИП2 позволяет сравнить и

отобразить на выходе равенство или неравенство двух двоичных
или двоично-десятичных слов разрядностью не более четырех.
Если необходимо сравнить два слова, имеющих разрядность более
четырех, ИМС К564ИП2 можно наращивать без дополнительных

67
логических элементов с помощью специальных входов
каскадирования (А<B, A=B, A>B). На рис. 4.2 приведена
функциональная схема цифрового компаратора для сравнения двух
двенадцатиразрядных слов на ИМС К564ИП2.

Рис. 4.2. Функциональная схема цифрового компаратора для

сравнения двух двенадцатиразрядных слов A и B на ИМС К564ИП2

Двенадцатиразрядные входы данных трех ИМС образуют

параллельные двенадцатиразрядные шины данных.
Каскадирование ИМС осуществляется путем последовательного
соединения информационных выходов А<B, A=B, A>B предыдущих
схем с соответствующими входами каскадирования А<B, A=B, A>B
последующих схем. Входы каскадирования ИМС, сравнивающей
младшие разряды слов, устанавливаются в соответствии с
условием А=В (рис. 4.2), то есть входы А<B и A>B соединяются с
общей точкой схемы (лог. “0”), а ход А=В – c «+» источника питания
(лог. “1”).
Возможно параллельное включение схем компораторов при
их наращивании (рис. 4.3) для обеспечения большего
быстродействия.

68
 а б
Рис. 4.3. Схемы компараторов для сравнения:
а - двух семиразрядных слов; б – шестнадцатиразрядных слов

69
 Рис 4.3. Продолжение

Задание для самоконтроля

1. Сформулируйте правило сравнения двоичных чисел.

2. Вспомните УГО и принципы действия цифрового
компаратора.
3. Какие способы каскадирования цифровых компараторов
вам известны?

70
 4. Спроектируйте схемы для сравнения шести-, девяти- и
пятнадцатиразрядных слов при последовательном и параллельном
включении ИМС четырехразрядных цифровых компараторов.

Литература

1. Стенин В.Я. Электронные системы с дискретизацией

сигнала: Учебное пособие. Ч.2. Элементы аналого-цифровых
систем. - М.: МИФИ, 1994. - 168 с.

2. Исследование системы прямого цифрового

управления //Исследование элементов и синтез систем
автоматического управления: Методические указания// Изд-во
СПбГЭТУ “ЛЭТИ”, 2001. - 47 с.

3. Угрюмов Е.П. Цифровая схемотехника: Учебное пособие.

– С-Пб.: БХВ, 2000. - 528 с.

4. Пухальский Г.И., Новосельцева Т.Я. Цифровые

устройства: Учебное пособие для ВТУЗов. – С-Пб.: Политехника,
1996. - 885 с.: ил.

5. Б.И. Петленко, Г.И. Асмолов, В.М. Рожков, А.Л.

Ястржембский. Элементы цифровых микроэлектронных систем:
Учебное пособие. – М.: МАДИ, 1988. - 134 с.

71
 Оглавленние

Введение………………………………………………………….……... 3
1. Дешифраторы.……………………………………………………….. 5
1.1. Логические дешифраторы.………………………….…………… 6
1.1.1. Условное графическое обозначение и принцип действия. 6
1.1.2. Наращивание (каскадирование) дешифраторов………….. 10
1.1.3. Применение логических дешифраторов……………………. 14
1.1.4. Реализация произвольных функций алгебры логики на
дешифраторах………………………………………………………….. 16
1.2. Дисплейные дешифраторы……………………………………… 20
Задание для самоконтроля.………………………….………………. 22
2. Шифраторы…………………………………………………………… 23
2.1. Условно-графическое обозначение, принцип действия.…... 23
2.2. Наращивание (каскадирование) шифраторов.………………. 26
2.3. Применение шифраторов.………………………………………. 28
Задание для самоконтроля.………………………………………….. 29
3. Мультиплексоры и демультиплексоры………………………….. 30
3.1. Основные определения. Общие сведения .………………….. 30
3.2. Мультиплексоры…………………………………………………... 31
3.2.1. Условно-графическое обозначение и принцип действия... 31
3.2.2. Мультиплексоры ТТЛ…………………………………………... 34
3.2.3. Мультиплексоры на КМОП-интегральных микросхемах…. 37
3.2.4. Наращивание мультиплексоров……………………………… 40
3.2.5. Применение мультиплексоров……………………………….. 49
3.2.6. Реализация произвольных функций алгебры логики на
мультиплексорах……………………………………………………….. 52
3.3. Демультиплексоры.……………………………………………….. 61
3.3.1. Общие сведения и принцип действия………………………. 61
3.3.2. Применение демультиплексоров…………………………….. 63
Задание для самоконтроля …………………….……………………. 64
4. Цифровые компараторы.……………………….………………….. 65

72
4.1. Условное графическое обозначение, принцип действия…... 65
4.2. Наращивание цифровых компараторов.……………………… 67
Задание для самоконтроля…………………………………………… 70
Литература ……………………………………………………………… 71

Геннадий Иванович АСМОЛОВ

Валентин Михайлович РОЖКОВ

ЦИФРОВЫЕ ИНТЕГРАЛЬНЫЕ МИКРОСХЕМЫ

ЧАСТЬ II

КОМБИНАЦИОННЫЕ СХЕМЫ СРЕДНЕЙ СТЕПЕНИ ИНТЕГРАЦИИ

УЧЕБНОЕ ПОСОБИЕ

Редактор Солопова В.В.

Технический редактор Евстратова Е.К.

Тем. План 2006 г., п. 37, 2005 г., п. 36

Подписано в печать 25.04.2007 Формат 60х84/16

Печать офсетная Усл. печ. л. 4,4 Уч. -изд. л. 3,6
Тираж 500 экз. Заказ 264 Цена 28 руб.

Ротапринт МАДИ (ГТУ). 125319, Москва, Ленинградский просп., 64

73