Тема 5. Последовательностные цифровые устройства.Триггеры.

Триггер, представляющий собой запоминающий элемент с двумя устойчивыми состояниями,

находит широкое применение для построения регистров, счетчиков и других цифровых устройств
ЭВМ. Состояние триггера определяется по его выходному сигналу и в зависимости от уровня
последнего кодируется цифрами 0 или 1. Триггер имеет два выхода: прямой Q и инверсный Q .
Если триггер находится в состоянии 0, то на его прямом выходе сигнал равен логическому 0, а на
инверсном – логической 1 (Q = 0 и Q = 1). Еcли триггер находится в состоянии 1, то Q = 1, Q
= 0. В интегральной схемотехнике применяются триггеры: RS-, JК-, D-, DV-, Т-, ТV- типов. По
способу записи информации различают триггеры: асинхронные и синхронные (или тактируемые).
Запись информации в асинхронный триггер осуществляется с поступлением информационных
сигналов на его входы. Запись информации в синхронные триггеры осуществляется только при
подаче разрешающего тактового импульса на вход синхронизации. Тактируемый триггер может
работать в синхронном и асинхронном режимах. В зависимости от числа тактирующих импульсов
(ТИ), необходимых для записи информации в триггер, синхронные триггеры подразделяются на
однотактные и многотактные. Для перевода n-тактного триггера из одного состояния в другое
необходимо подать на синхронизирующий вход n ТИ.
Однотактные триггеры делятся на: триггеры, работающие по уровню ТИ; триггеры с внутренней
задержкой. Формирование нового состояния триггеров первой группы происходит одновременно с
поступлением ТИ. Формирование нового состояния триггеров с внутренней задержкой происходит
лишь после окончания действия ТИ.
Асинхронные и синхронные триггеры.
Работу триггера можно описать с помощью таблицы переходов (табл. 5.1) или логической формулой
(т. е. характеристическим уравнением), полученной на основании анализа этой таблицы. Согласно табл. 5.1,
триггером RS-типа называют запоминающий элемент с двумя устойчивыми состояниями, имеющий два
информационных входа R и S, такие, что при S = 0 и R = 1 триггер принимает состояние "0" (
Q n+1 = 0), а
при S = 1 и R = 0 устанавливается в состояние "1" (
Qn+1 = 1). Если S = 0 и R = 0, то состояние триггера не
изменяется (
Q
n+1 = Q
n ). При S = R = 1 состояние триггера является неопределенным (после снятия
входных сигналов). Поэтому цифровые логические устройства на основе RS-триггеров должны строиться с
учетом исключения комбинаций сигналов R = S = 1.
Таблица 6.1
Рассмотрим некоторые схемы асинхронных и синхронных триггеров RS-
типа. На рис. 5.1, а и б приведены схемы асинхронного RS-триггера на ЛЭ И -
НЕ и ИЛИ - НЕ. Триггер на рис. 1, б принимает состояние “1” (Q = 1) при Sа
= 1 и Rа = 0, а состояние “0” (Q = 0) при Rа = 1 и Sа = 0. Комбинация сигналов
Rа = Sа = 1 для них является запрещенной. Триггер на рис.6.1, а устанавливается в
состояние “1” (Q = 1) сигналами
S a = 0 и Ra = 1, а в состояние “0” (Q = 0)
сигналами
Ra = 0 и S a = 1. Для этого триггера запрещенной является
комбинация сигналов
R
a = S
a = 0. Асинхронные RS-триггеры являются базовыми элементами для
построения схем синхронных триггеров RS-, D-, JK- и Т-типов.

а) б) в) г)
д)
Рис. 5.1. Схемы асинхронных триггеров RS-типа на ЛЭ И - НЕ (а) и ИЛИ - НЕ (б) и условные обозначения синхронных
триггеров RS-типа на ЛЭ И - НЕ (в) и ИЛИ - НЕ (г) и D-типа(д)

Синхронные RS-триггеры имеют информационные входы S( S ), R( R ) и тактирующий вход (для

синхронизации) T( T ), а также асинхронные входы
S a (S ) и
Ra (R ) начальной установки триггера.
а а

У RS-триггера в базисе ИЛИ - НЕ (рис.6.1, г) входы S , R и T  инверсные, что отмечено на

условном обозначении кружками. RS-триггер на рис.6.1, в при отсутствии тактового сигнала, т. е. при Т =
0 (триггер на рис. 5.1, г при Т = 1) сохраняют предыдущее состояние, т. е.
Q n+1=Q n . Запись в RS-
триггеры информации, которая поступает на их входы S( S̄ ) и R( R̄ ), начинается только с
поступлением на тактовый вход импульса Т = 1( Т = 0). При этом, если Т = 1, то синхронный RS-триггер
на рис. 5.1, в, работает согласно табл. 6.1.

а) б) в) г) д)
Рис. 5.2. Схемы триггеров RS-типа на ЛЭ И  НЕ (а), ИЛИ  НЕ (б),
И  ИЛИ  НЕ (в) и их условные обозначения (г) и (д)
На рис. 5.3, а и б показаны схема синхронного D-триггера, который тактируется сигналом Т = 1, и его
условное обозначение. Независимо от информации (уровня сигнала) на входе D, состояние триггера не
изменяется, если отсутствует тактовый импульс, т. е. Т = 0. Информационный
сигнал на входе D-триггера, действующий в момент времени
t n , появляется на

tn ,
выходе триггера в момент времени +1 если тактовый импульс Т = 1.
DV- триггер при V = 1 функционирует аналогично синхронному D-триггеру, а при
а) б)
Рис. 5.3. Схемы D-триггера на ЛЭ И - НЕ (а), и его условное обозначение (б)

V=0 сохраняет исходное состояние, независимо от уровня сигнала на входе D.

Однотактные триггеры с внутренней задержкой
Большинство синхронных триггеров с внутренней задержкой строятся по двухступенчатой схеме
“MS”, причем М (основной от англ. master) и S (вспомогательный от англ. slave) триггеры могут быть
однотипными (оба триггера RS- (или D-)типа), либо разнотипными. В последнем случае название
двухступенчатого MS-триггера определяется типом М-триггера. Обычно в качестве М- и S-триггеров
применяются одноступенчатые синхронные триггеры.
Основными разновидностями MS-триггеров, новая информация на выходе которых устанавливается
только после снятия тактирующего импульса, являются:
- MS-триггеры с инвертором (рис. 5.4, а);
- MS-триггеры с запрещающими связями (рис. 5.4, б);
- MS-триггеры с разнополярным управлением (рис. 5.4, в).
Особенностью MS-схемы с инвертором является то, что в цепь между синхронизирующими входами
M и S-триггеров включается инвертор, обеспечивающий однотактный режим работы MS-триггера и
осуществляющий блокировку перезаписи информации во вспомогательный триггер во время записи
информации в основной триггер. Один из вариантов построения триггера RS-типа по схеме M-S с
инвертором приведен на рис. 5.4, а. Триггер выполнен на ЛЭ И - НЕ и тактируется импульсом Т = 1.
В исходном положении (Т = 0) М- и S-триггеры находятся в одинаковом состоянии, т. к. на
выходе ЛЭ НЕ действует уровень сигнала 1, разрешающий перезапись информации из М в S-триггер.
Пусть начальное состояние триггера соответствует Q = 0, а на его входы поданы сигналы S = 1 и R = 0.
Тогда при T = 1 в M-триггер записывается сигнал 1 (Q = 1), а S-триггер остается в прежнем состоянии (Q =
0). После окончания действия ТИ (Т = 0) на выходе инвертора устанавливается сигнал 1, который
переключает S-триггер в состояние основного (Q = 1). Для переключения триггера в состояние "0" (Q = 0)
на его информационные входы подаются сигналы R = 1 и S = 0.
 а) б) в)
Рис. 5.4. Однотактные триггеры, выполненные по схеме M-S с инвертором (а)
и запрещающими связями (б) RS-типа и разнополярным управлением JK-типа (в)

RS-триггер может функционировать в качестве D- и Т-триггеров. Если вход S через инвертор

соединить с входом R (соединение показано пунктирной линией на рис. 5.4, а), то вход S выполняет
функцию входа D, а MS-триггер в целом реализует таблицу переходов D-триггера. Организация счетного
Т-триггера показана пунктиром на рис. 5.4, б, который получается из RS-триггера путем подключения
выходов Q и Q ко входам R и S, соответственно. Двухступенчатый счетный Т-триггер, работа
которого описывается уравнением
Q =T Q +T Q ,
n+1 n n n n функционирует аналогично RS-триггеру с
внутренней задержкой. Только в этом случае роль информационных сигналов выполняют сигналы выходов
Q и Q .
При этом каждый тактирующий импульс, поступающий на счетный вход Т-триггера, переводит
основной М-триггер в состояние, противоположное вспомогательному, а после окончания действия ТИ
S-триггер принимает состояние основного. Особенностью схемы триггера на рис. 5.4, б является то, что во
время действия ТИ одновременно с записью входной информации в М-триггер с выходов его ЛЭ
поступают сигналы запрещающей связи на входы управляющих ЛЭ S-триггера, блокирующие перезапись
информации из основного триггера во вспомогательный. После окончания действия ТИ (Т = 0) на выходах
управляющих ЛЭ М-триггера формируется сигнал 1, снимается блокировка, и информация переписывается
из основного триггера во вспомогательный. Следует отметить, что при построении МS-триггеров с
запрещающими связями М-триггер, как правило, выполняется на ЛЭ И - НЕ или ИЛИ - НЕ.
На рис. 5.4, б и в пунктирными линиями показаны примеры получения из триггеров RS- и JK-типа, Т-
и ТV-триггеров. Если на V (подготовительный)-вход TV-триггера подан сигнал логической единицы (т. е.
при V = 1), то он работает как счетный Т-триггер, а при V = 0 – сохраняет исходное состояние.
На рис. 5.4, в показан МS-триггер с внутренней задержкой JK-типа, отличительной особенностью
которого является то, что М- и S-триггеры тактируются сигналами различной полярности, причем в
основной триггер информация записывается при ТИ Т = 1, во вспомогательный перезапись состояния
основного осуществляется при ТИ Т = 0.
Наряду с MS-триггерами со статическим управлением записью в интегральной схемотехнике
достаточно широко применяются однотактные триггеры с внутренней задержкой, построенные по схеме
"трех триггеров". Такие триггеры называются триггерами с динамическим управлением, выполняются на
ЛЭ И - НЕ или ИЛИ - НЕ и включают 3 асинхронных триггера (один основной и два вспомогательных).

Основная литература: 1[81:90], 2[101:115]

Дополнительная литература: 3[553:568].

Контрольные вопросы
1. Как различаются триггеры по способу записи информации?
2. Составить таблицу переходов триггера JK-типа и объяснить принцип его работы.
3. Как осуществляется запись информации в синхронный триггер, управляемый уровнем
тактирующего импульса?
4. Составьте таблицу переходов триггера RS-типа и обьясните принцип его работы.
5. Приведите условно-графические обозначения синхронного триггера RS-типа на логических
элементах И-НЕ и ИЛИ-НЕ.