s02 - птца-2 Элементы с Памятью

ЭВМ
Элементы с памятью
2019 год
() Элементы с памятью 2019 год 1 / 90

Элементы памяти

Асинхронный однотактный RS-триггер
Q Q
& &
R S Q Q Действие
R S 0 0 1 1 Запрещено!
0 1 1 0 Установка в «0»
1 0 0 1 Установка в «1»
Q Q
1 1 Q Q Хранение
T
R S

Синхронный однотактный RS-триггер
Часто бывает необходимо синхронизировать процесс переключения

триггеров с какой-либо тактовой последовательностью. В этом случае
используются синхронные триггеры.
Q Q
Q Q
& &
g h T
& & R С S
R С S
Однотактный D-триггер
Q Q
& &
g h
& &
D С
Q Q
T
D С

Q Q
& &
g h
& &
C D Q Q
1 0 0
0 1
D С
1 0
1 1
Q Q
T
D С

Q Q
& &
g h
& &
C D Q Q
1 0 0 Q Q
0 1 Q Q
D С
1 0 1 0
1 1 0 1
Q Q
T
D С

Q Q
& &
g h
& &
C D Действие
1
0 x Хранение
D С
1 0 Установка в «0»
1 1 Установка в «1»
Q Q
T
D С

Временная диаграмма работы D-триггера
D t
Q t

Временная диаграмма работы D-триггера
D t
Q t

Счётный триггер на базе D-триггера
Q Q
T
D С
t
Q

Счётный триггер на базе D-триггера
Q Q
T
D С
t
Q

Работа однотактного Т-триггера
Q Q
& &
& &
T
Если длительность такта
1
больше времени
переключения триггера, то
поведение однотактного
счётного триггера
T
становится
непредсказуемым
t
t
3t 3t 3t 3t 3t

Нельзя допускать «гонок»!
В цифровой схемотехнике существует правило:
Для переключения элементов памяти нельзя использо-

вать информацию о состоянии элементов памяти, кото-
рые переключаются в тот же момент дискретного време-
ни (такт).
Если этим правилом пренебрегать, то в схеме возникают т. н. «гонки»,

и результат работы устройства становится непредсказуемым.
Для надёжной борьбы с гонками используют двухтактные триггеры.

Двухтактные триггеры
Qв Qв Qв Qв
& & & &
& & & &
Qн Qн Qн Qн
& & & &
1 1
& & & &
D С С

D-триггер на шести элементах

Работа D-триггера на шести элементах
При Clk = 0 (это состояние схемы отмечено на рисунке значениями

логических сигналов в скобках) на выходы вентилей B2 и B3 — лог.
«1»: P1 = P2 = 1. Поэтому состояние на выходах триггера Q и Q
сохраняется неизменным независимо от изменений состояния входа D.
При этом, пока Clk = 0, точки РЗ и Р4 немедленно отражают
изменения на входе D: P3 = D; P4 = D.
Когда Clk = 1 (имеется в виду передний фронт сигнала Clk), эти

значения передаются в точки Р1 и Р2 с помощью вентилей B2 и B3
соответственно. Например, если D = 1 и Clk = 1, то
P1 = P3 = D = 1; P2 = P4 = D = 0; тогда Q = 1 и Q = 0, то есть
триггер Q переходит в состояние «1».

Работа D-триггера на шести элементах (окончание)
Если D = 0 и Clk = 1, то P1 = D = 0; P2 = D = 1; тогда Q = 0 и

Q = 1, то есть триггер Q переходит в состояние «0».
Дальнейшие изменения значений на входе D при сохранении Clk = 1

не влияют на значения в точках Р1 и Р2. Предположим, что на
положительном фронте Clk вход D = 0. Тогда на выходе B2 = P1
будет удерживаться «0», поступающий на вход вентиля В1. Тогда на
его выходе будет «1» независимо от значения D.
Предположим, что на положительном фронте Clk вход D = 1. Тогда

на выходе вентиля В3 (Р2) появится «0», который будет удерживать
выходы вентилей В2 и В4 в «1» независимо от изменения значений
входа D.
Когда в начале следующего такта Clk = 0, в точках Р1 и Р2

установится P1 = P2 = 1 — режим хранения для триггера Q.

Универсальный JK-триггер
Q Q
TT
S & J С &K R
Q Q Q Q Q Q Q Q
TT TT TT TT
J С K J С K J С K J С K
1
D C T C 1 T S C R
Асинхронный
D-триггер T-триггер T-триггер RS-триггер

Операционные элементы
с памятью

Операционные элементы с памятью
К операционным элементам с памятью можно отнести всевозможные

разновидности регистров и счётчиков.
Регистры - совокупность триггеров,
объединенных общими цепями Счётчики:
управления. F суммирующие
Можно выделить следующие
F вычитающие
разновидности регистров:
F реверсивные
F обыкновенные однотактные;
F двоичные
F с трёхстабильными выходами;
F десятичные
F сдвиговые
F на произвольный
- сдвиг влево
коэффициент пересчёта
- сдвиг вправо
F пересчётные схемы
- реверсивный сдвиговый (делители частоты)
регистр

Многорежимный буферный регистр К580ИР82
D(7:0) — входы информационные;

C — вход синхронизации;
D7
RG Q7 Q(7:0) — прямые выходы триггеров;
D6
D5 Q6 OE — вход сигнала «Разрешение
D4 Q5 вывода»
D3 Q4
D2 Q3 При значении OE = 0 на выходы Q(7:0)
D1 Q2 подключаются прямые выходы триггеров
D0 Q1 регистра. При значении OE = 1 на
Q0 выходах Q(7:0) – высокоимпедансное
С
OE состояние.
К580ИР82 Входной сигнал C «защёлкивает»

состояние входов D(7:0) в D-триггеры
регистра независимо от значения OE.
8-разрядный буферный регистр
+5V
D7 D
C Q7 Di &
D Qi
D6 D
C &
C Q6
D5 D C
1
C Q5 OE
8 D4 D
D
8 C Q4
D0..D7 - линии входных
Q
D3 D данных
C Q3
D2
Q0..Q7 - линии выходных
C D
C Q2 данных
OE D1 D
C - сигнал разрешения записи
C Q1
D0 D
(«защёлка»)
C C Q0
OE - разрешение вывода
OE
(активный уровень - низкий!).

Реверсивный сдвиговый регистр К555ИР13
С RG
S1
S2
Q7 D(7:0) — входы информационные;
DR
D7 Q6 C — вход синхронизации;
D6 Q5 R — вход сигнала сброса триггеров
D5 Q4 регистра в «0»;
D4 Q3 DL — вход младшего разряда при
D3 Q2 последовательном сдвиге влево;
D2 Q1 DR — вход старшего разряда при
D1 Q0 последовательном сдвиге вправо;
D0 S(1:0) — входы управления режимом;
DL Q(7:0) — прямые выходы триггеров.
R
К555ИР13
Реверсивный сдвиговый регистр К555ИР13 (окончание)
Функции, реализуемые регистром,

определяются кодом на входах S(1:0):
00 — хранение;
01 — сдвиг вправо, в позицию старшего разряда Q7 помещается
значение на входе DR;
10 — сдвиг влево, в позицию младшего разряда Q0 помещается
значение на входе DL;
11 — прием параллельного кода с входов D(7:0).

Построим фрагмент реверсивного регистра сдвига
Qi-1 Qi Qi+1
TT TT TT
D С D С D С
СИ
1 1 1
& & & & & & & & &
RR
IN
RL
Di-1 Di Di+1

Счётчики
Q1 Q2 Q3 Q4
TT TT TT TT
D С R D С R D С R D С R
Reset
Счётчики принято подразделять на суммирующие, вычитающие и

реверсивные.

Временна́я диаграмма работы счётчика
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17
T t
Q1 t
Q2 t
Q3 t
Q4 t

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17
T t
Q1 t
Q2 t
Q3 t
Q4 t

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17
T t
Q1 t
Q2 t
Q3 t
Q4 t

Временна́я диаграмма работы вычитающего счётчика
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17
T t
Q1 t
Q2 t
Q3 t
Q4 t
F E D C B A 9 8 7 6 5 4 3 2 1 0 F

Суммирующий счётчик по модулю 16
Q1 Q2 Q3 Q4
TT TT TT TT
+1
Reset

Вариант реализации десятичного суммирующего
счётчика
Q1 Q2 Q3 Q4
TT TT TT TT
+1
&
Q1 Q2 Q3 Q4

О счётчиках с коэффициентом пересчёта НЕ кратным 2n
Пример реализации такого счётчика приведён выше. Однако, на самом

деле этот счётчик имеет 11 состояний, в десяти из которых (0. . . 9)
счётчик пребывает в течение одного периода счётных импульсов, а в
состоянии 1010B - на время переключения конъюнктора и триггеров.
Для некоторых (особенно - высокочастотных) схем такое решение

может оказаться недопустимым. В таком случае можно
воспользоваться методикой синтеза счётчика как автомата. При этом
можно выбрать не только произвольный коэффициент пересчёта, но и
произвольное чередование состояний счётчика (автомата).

Пример проектирования счётчика как автомата
Разработать трёхразрядный счётчик с коэффициентом пересчёта 6 и

следующим чередованием состояний (выраженных восьмеричными
цифрами):
2 − 5 − 3 − 7 − 1 − 4 − 2...


цифрами):
2 − 5 − 3 − 7 − 1 − 4 − 2...
Таблица переходов:
Исходное Состояние
состояние перехода
Q1 Q2 Q3 Q1 Q 2 Q3
0 1 0 1 0 1
1 0 1 0 1 1
0 1 1 1 1 1
1 1 1 0 0 1
0 0 1 1 0 0
1 0 0 0 1 0


цифрами):
2 − 5 − 3 − 7 − 1 − 4 − 2...
Q1
Q2
Q3 1 1
Исходное Состояние 1
Q1 Q2 Q3 Q1 Q 2 Q3 Q1
Q2
0 1 0 1 0 1
Q3 1 1
1 0 1 0 1 1
1
0 1 1 1 1 1
1 1 1 0 0 1 Q1
Q2
0 0 1 1 0 0
Q3 1 1 1
1 0 0 0 1 0
1

цифрами):
2 − 5 − 3 − 7 − 1 − 4 − 2...
Q1
Q2
Q3 1 1 D1 = Q 2
Исходное Состояние 1
Q1 Q2 Q3 Q1 Q 2 Q3 Q1
Q2
0 1 0 1 0 1
Q3 1 1 D 2 = Q1 Q 2 ∨ Q 1 Q2 Q3
1 0 1 0 1 1
1
0 1 1 1 1 1
1 1 1 0 0 1 Q1
Q2
0 0 1 1 0 0
Q3 1 1 1
1 0 0 0 1 0 D 3 = Q1 Q3 ∨ Q 1 Q2
1

Функциональная схема счётчика
1 2 3 4 5 6
TT TT TT
D C D C D C
СИ
1 1
& & & &
3 2 3 1 4 6 2 6 1 4

Схемотехника
запоминающих устройств

Характеристики интегральной технологии
Основными характеристиками интегральной технологии являлись:

F степень интеграции N;
F рабочая частота f ;
F потребляемая мощность P.
Важными характеристиками интегральной технологии являлись так же
надёжность, размер элемента, стоимость. Чтобы характеризовать
качество интегральной технологии по взаимно-противоположным
параметрам, используют различные «факторы добротности»,
например, f × N или P × t (где t - время переключения элемента).

Развитие интегральной технологии
Наиболее бурный рост параметров качества интегральной технологии

наблюдался в первые 20 лет её развития - 60-е . . . 80-е годы XX века.
За это время
F Степень интеграции N - увеличилась на 5-6 порядков;
F Рабочая частота f - увеличилась 1-3 порядка;
F Факторы добротности:
f × N - увеличился на 5-7 порядков;
P × t - уменьшился на 4 порядка;
F Надежность (при сопоставлении элементо-часов) - увеличилась на
4-8 порядков;
F Производительность технологии (в транзисторах) - увеличилась
на 4-6 порядков;
F Цена на транзистор в составе интегральной схемы - уменьшилась
на 2-4 порядка.
Сравним интегральную технологию с
авиапромышленностью
Американцы подсчитали, что если бы авиапромышленность в те же

годы имела аналогичные темпы роста соответствующих показателей
качества (стоимость-скорость-расход топлива ⇔ стоимость-
быстродействие-рассеиваемая мощность), то «Боинг 767» стоил бы
$500, облетал земной шар за 20 мин. и расходовал на этот полет 10 л.
горючего.

Обозначения
ИТ - интегральная технология
ИС - интегральная схема (малой степени интеграции), N ∼ 101
СИС - интегральная схема средней степени интеграции, N ∼ 102
БИС - большая интегральная схема, N ∼ 103
СБИС - сверхбольшая интегральная схема, N > 103

Ограничивающие факторы ИТ
Успехи ИТ в области элементной базы позволяли «поглощать»

кристаллом все более высокие уровни ЭВМ: сначала - логические
элементы, потом - операционные элементы (регистры, счетчики,
дешифраторы,...), далее - операционные устройства.
Степень функциональной сложности, достигнутой в ИС, определяется

особенностью технологии, разрешающей способностью инструмента
(в настоящее время используется термин проектная норма,
измеряемая в единицах длины - мкм, нм), а также структурными
особенностями схемы: регулярностью, связностью.
Кроме того, следует иметь в виду, что выпуск ИС был экономически

оправдан лишь для функционально универсальных схем,
обеспечивающих их достаточно большой тираж.

«Соревнование» памяти и логики в ИТ
Интересно взглянуть на соотношение ИС логики и памяти в процессе

эволюции ИС-СИС-БИС-СБИС. Первые ИС (степень интеграции
N ∼ 101 ) были исключительно логическими элементами. При
достижении N ∼ 102 стали появляться наряду с операционными
элементами первые элементы памяти – 16 - 64 - 128 бит.
По мере дальнейшего роста степени интеграции память стала быстро

опережать «логику», т.к. по всем трем параметрам имела перед
логическими схемами преимущество. Действительно, структура
накопителя ЗУ существенно регулярна (повторяемость элементов и
связей по двум координатам), связность ее растет пропорционально
логарифму объема (при увеличении объема памяти вдвое и
сохранении без изменения способа доступа в БИС достаточно добавить
лишь один вывод). Наконец, память «нужна всем» и «чем больше,
тем лучше», особенно, если «больше, но за ту же (почти) цену».

Варианты классификации ЗУ
Запоминающие устройства можно классифицировать по различным

признакам:
F по месту в иерархии ЗУ в составе ЭВМ (СОЗУ, ОЗУ, ВЗУ);
F по типу используемой элементной базы (электронные, магнитные,
сегнетоэлектрики, . . . );
F по способу доступа к информации (с произвольным доступом, с
последовательным доступом, с циклическим доступом);
F и многим другим.
В настоящем разделе мы рассмотрим электронные (в составе ИС)

ОЗУ с произвольным доступом (ЗУ ПВ).

Классификация ЗУ ПВ
ЗУ ПВ
ОЗУ (RAM) ПЗУ (ROM)
Статические (SRAM) Масочные (ROM(M))
Динамические (DRAM) Однокр. прогр. (PROM)
Перепрограммируемые
УФ-стирание Электр. стирание

(ЕPROM) (ЕЕPROM)
Общая структура запоминающего устройства ПВ
Запоминающее устройство реализует функции записи, хранения и

выдачи цифровой информации, представленной в двоичном коде.
Для хранения одной двоичной единицы информации (бита)

предназначен запоминающий элемент.
Совокупность запоминающих элементов, предназначенных для

хранения одного слова, называется запоминающей ячейкой.
Совокупность запоминающих ячеек ЗУ называется накопителем.
Помимо накопителя, в состав ЗУПВ входят схемы управления

выборкой и записью/чтением.

Общая структура ЗУ ПВ
ЗЭ
0
Ячейка 0
Схема 1
Ячейка 1
адрес- 2
m Ячейка 1
ной
Накопитель
выборки
N-1
Ячейка N-1
RD
Схема управления
ЗУ ПВ WR
записью и считыванием
n
n
m
N=2 DO DI
Накопитель ЗУ ПВ содержит N ячеек, каждая из которых хранит n

бит.
В этом случае объем ЗУ ПВ составляет N × n бит.
Чаще объем ЗУ ПВ указывают в байтах (1 байт = 8 бит).
Обращение к ЗУ ПВ производится по номеру запоминающей ячейки,

называемому адресом.
При обращении на ЗУ ПВ подается управляющий сигнал,

определяющий тип операции: RD (read) – чтение, WR (write) – запись.

Количество запоминающих ячеек в ЗУ обычно кратно целой степени

двойки (210 . . . 230 и более). Разрядность адреса m связана с числом
ячеек N следующим соотношением:
N = 2m или m = log2 N
В некоторых БИС ЗУ большого объема из-за дефицита внешних

выводов кристалла адрес передается частями по одним и тем же
линиям последовательно во времени. Поэтому количество адресных
линий корпуса БИС может быть меньше числа m, определяемого
приведенными выше соотношениями.
Многие ЗУ используют мультиплексирование линий данных. Входные

данные DI (Data Input) и выходные DO (Data Output) передаются по
одним линиям, так как в один момент времени в ЗУ может
выполняться только одна операция (запись или чтение).
Оперативные запоминающие устройства (RAM)
ОЗУ позволяют многократно записывать и считывать слова

информации с одинаковой (достаточно высокой) скоростью.
По типу запоминающего элемента различают статические и

динамические ОЗУ.

Статические ОЗУ
Статический запоминающий РЛ “0” Епит РЛ “1”

элемент реализован на базе
статического триггера (RS- или
D-типа) и может хранить Т1 Т2
информацию сколь угодно долго, Т5 Т6
пока на схему подается напряжение
питания. Т3 Т4
Статические ЗУ обладают высоким

быстродействием (как правило, ЛСл
выше динамических), но при
прочих равных условиях они имеют
меньший информационный объем. Элемент памяти статического ОЗУ

Разновидности накопителей ЗУ ПВ
Накопители статических ОЗУ могут быть построены со словарной или

матричной организацией.
При словарной организации обращение производится к

запоминающим элементам сразу нескольких разрядов, составляющих
машинное слово. Код адреса n-разрядного слова подается на
дешифратор адреса, который формирует высокий уровень на одной из
линий слова и выбирает заданную ячейку.
В режиме чтения содержимое запоминающей ячейки попадает на

выходные линии данных. В режиме записи код, установленный на
входных линиях данных записывается в выбранную ячейку.
К недостаткам ЗУ со словарной организации можно отнести
громоздкий дешифратор адреса.

Структура ОЗУ со словарной организацией
РЛ “0” Епит РЛ “1”
DO
Т1 Т2 RD
Т5 Т6 У с и л и т е л и сч и т ы в а н и я
Т3 Т4
1 2 3 i n-1 n
ЗЭ ЗЭ ЗЭ ... ЗЭ ... ЗЭ ЗЭ
ЛСл 0
ЗЭ ЗЭ ЗЭ ЗЭ ЗЭ ЗЭ
А 1
ДШ А .
.
. ЗЭ ЗЭ ЗЭ ЗЭ ЗЭ ЗЭ
k
.
.
. ЗЭ ЗЭ ЗЭ ЗЭ ЗЭ ЗЭ
N-1
WR
У с и л и т е л и з а п и с и
DI

Накопитель с матричной организацией
Доступ в накопителе с матричной организацией осуществляется к

единственному запоминающему элементу из N, находящемуся на
пересечении выбранного столбца с выбранной строкой накопителя.
Тогда для организации ОЗУ объёмом N × n следует объединить n

таких схем накопителя.
При √
этом количество выходов адресного дешифратора сократится с N
до 2 N.
Запоминающий элемент двухкоординатных ОЗУ при этом получается

несколько сложнее, чем в словарных, так как приходится ставить по
адресному ключу на каждую из двух координат.

Структура ОЗУ с матричной организацией
РЛ“0” Еп РЛ“1” АL
Т1 Т2
ДШ А Y
Т7 Т5 Т6 Т8
Т3 Т4
ЗЭ ЗЭ ЗЭ ... ЗЭ ... ЗЭ ЗЭ
Xi
Yj ЗЭ ЗЭ ЗЭ ЗЭ ЗЭ ЗЭ
АH
ДШ А
X
Элемент памяти ЗЭ ЗЭ ЗЭ ЗЭ ЗЭ ЗЭ
двухкоординатного
ОЗУ ЗЭ ЗЭ ЗЭ ЗЭ ЗЭ ЗЭ
Усилитель WR Усилитель RD
записи считывания
DI DO

Динамические ОЗУ
Динамический запоминающий элемент может быть реализован на

меньшем числе транзисторов, чем статический.
В основе запоминания лежит свойство ёмкости некоторое время

сохранять накопленный электрический заряд.
При записи «1» в динамическую запоминающую ячейку производится

заряд ёмкости затвора запоминающего транзистора, а при записи «0»
– разряд.
Однако, в процессе хранения происходит медленный разряд ёмкостей

и через некоторое время информация в ячейке может быть потеряна.

Динамические ОЗУ
ЛСл
Обращение к ячейке (в том числе –
Т3
и чтение) восстанавливает заряд
Т2 ёмкости.
Т1 Чтобы исключить потерю
информации в динамических ЗУ
Сзэ
предусматривают процедуру
РЛ Зап РЛ Счит регенерации, которая заключается
в периодическом искусственном
обращении ко всем адресам с
Динамический целью восстановления зарядов на
запоминающий ёмкостях.
элемент

Классификация постоянных запоминающих устройств
(ROM)
ПЗУ (ROM)
Масочные (ROM(M))
Однокр. прогр. (PROM)
Перепрограммируемые
УФ-стирание Электр. стирание

(ЕPROM) (ЕЕPROM)

Масочные ПЗУ (ROM(M))
В масочные ПЗУ типа ROM(M) информация записывается на

промышленных предприятиях с помощью шаблона (маски) на
завершающем этапе технологического процесса. Элементом связи
(запоминающим элементом) в масочных ЗУ могут быть диоды,
биполярные транзисторы, МОП-транзисторы и т. д.
Считываемое слово определяется расположением диодов в узлах

координатной сетки. При наличии диода высокий потенциал
выбранной горизонтальной линии передается на соответствующую
вертикальную линию, и в данном разряде слова появляется сигнал
логической единицы. При отсутствии диода потенциал близок к
нулевому, так как вертикальная линия через резистор связана с
землей.

Накопитель масочного ПЗУ
a) с диодными элементами,
b) с элементами на МОП-транзисторах.
Применение масочных ПЗУ
ЗУ с масочным программированием отличаются компактностью

запоминающих элементов и, следовательно, высоким уровнем
интеграции.
Они имеют высокое быстродействие (времена доступа у стандартных
микросхем составляют 25 – 70 нс).
Однако при недостаточной тиражности ЗУ с масочным

программированием затраты на проектирование и изготовление
шаблонов для них окажутся чрезмерно высокими.
Отсюда видна и область применения масочных ЗУ – хранение
стандартной информации, имеющей широкий круг потребителей.

Однократно программируемые ПЗУ
B однократно программируемые ЗУ типа PROM информация

записывается потребителем в лабораторных условиях с помощью
несложных программаторов.
Микросхемы PROM программируются удалением (или созданием)

специальных перемычек. В исходной заготовке имеются (или
отсутствуют) все перемычки. После программирования остаются (или
возникают) только необходимые.

ПЗУ с плавкими перемычками
Удаление части перемычек свойственно ЗУ с

плавкими перемычками (типа fuse).
В исходном состоянии ЗУ имеет все перемычки,

а при программировании часть их ликвидируется
путем расплавления импульсами тока достаточно
большой амплитуды и длительности.
В исходном состоянии запоминающий элемент

хранит логическую единицу, логический нуль
нужно записать, расплавляя перемычку

ПЗУ с создаваемыми перемычками
Схемы с создаваемыми перемычками в исходном

состоянии имеют непроводящие участки в виде
пары встречно включенных диодов или тонких
диэлектрических слоев, пробиваемых при
программировании с образованием низкоомных
сопротивлений.

Репрограммируемые ПЗУ
В репрограммируемых ПЗУ (РПЗУ) типов EPROM и EEPROM

возможно стирание старой информации и замена ее новой в
результате специального процесса.
Рабочий режим (чтение данных) – процесс, выполняемый с высокой
скоростью. Замена содержимого памяти требует выполнения гораздо
более длительных и сложных операций.
В микросхемах EPROM (или РПЗУ–УФ) старая информация

стирается ультрафиолетовыми лучами, в EEPROM (или РПЗУ–ЭС) –
электрическими сигналами.
Запоминающие элементы РПЗУ – транзисторы типа МНОП

(Металл-Нитрид-Окисел-Полупроводник) или транзисторы с
плавающим затвором.

МНОП-транзистор и транзистор с плавающим затвором

МНОП-транзистор
МНОП-транзистор отличается от обычного двухслойным

подзатворным диэлектриком. На поверхности кристалла расположен
тонкий слой двуокиси кремния SiO2 , далее более толстый слой
нитрида кремния Si3 N4 и затем уже затвор.
На границе диэлектрических слоев SiO2 и Si3 N4 возникают центры

захвата заряда.
Благодаря туннельному эффекту носители заряда могут проходить

через тонкую пленку окисла толщиной около 5 нм и скапливаться на
границе раздела слоев.
Наличие отрицательного заряда на затворе перекрывает канал

транзистора («ключ закрыт»).

Транзисторы с плавающим затвором
Транзисторы с плавающим затвором имеют в подзатворном

диэлектрике замкнутую проводящую область, которая называется
плавающим затвором и в которую может быть введен электрический
заряд.
Наличие заряда на плавающем затворе повышает пороговое

напряжение настолько, что рабочие напряжения на затворе
транзистора не в состоянии его открыть.
Транзистор, в котором заряд отсутствует, легко открывается рабочим

значением напряжения на затворе.

Стирание информации
Стирание информации в транзисторах с плавающим затвором может

производиться двумя способами — ультрафиолетовым облучением или
электрическими сигналами.
В первом случае корпус ИС имеет специальное прозрачное окошко для

облучения кристалла. Двуокись кремния и поликремний прозрачны
для ультрафиолетовых лучей. Эти лучи вызывают в областях
транзистора фототоки и тепловые токи, что делает области прибора
проводящими и позволяет заряду покинуть плавающий затвор.
Операция стирания занимает десятки минут, стирание осуществляется

сразу во всём кристалле.

Стирание информации
Электрическое стирание позволяет стирать память выборочно (блоки

или даже отдельные слова), время стирания – десятки миллисекунд,
допускается значительно большее число циклов перезаписи (до 106 ),
перепрограммировать ЗУ можно, не извлекая микросхему из
устройства.
Недостатки (по сравнению с УФ): схемы с электрическим стиранием
занимают больше места на кристалле, в связи с чем уровень их
интеграции меньше, а стоимость выше.
Однако эти недостатки быстро преодолеваются и ЭС-стирание
вытесняет УФ-стирание.

ППЗУ на транзисторах с плавающим затвором

Автоматы

Конечные автоматы
Часто возникает необходимость описывать объекты, поведение

которых зависит не только от входного воздействия в текущий момент
времени, но и от некоторой «предистории», т. е. от входных
воздействий, поступивших в предыдущие моменты дискретного
времени.
С целью устранения времени как явной переменной вводится понятие

состояния (внутреннего состояния), как памяти о прошлом.
Математической моделью дискретного устройства с памятью является
абстрактный автомат.

Абстрактный автомат
Абстрактный автомат рассматривается как шестерка объектов:
S = {A, X , Y , δ, λ, a1 }, где
A = {a1 , a2 , . . . aM } − множество внутренних состояний;

X = {x1 , x2 , . . . xF } − множество входных символов;
Y = {y1 , y2 , . . . yG } − множество выходных символов;
δ − функция переходов, реализующая отображение множества
Dδ ⊆ A × X в A : as = δ(am , xf );
λ − функция выходов, реализующая отображение множества
Dλ ⊆ A × X в Y : yg = λ(am , xf );
a1 ∈ A − начальное состояние автомата.

Пример проектирования устройства как автомата
Построим автомат Мура для последовательного сравнения

многоразрядных положительных чисел начиная с младших разрядов.
Пусть имеется комбинационная схема, сравнивающая

соответствующие разряды двух чисел и выдающая на своих выходах
три признака отношений – «больше», «меньше» и «равно».
Обозначим их соответственно b, s, e. Очевидно,
b ∨ s ∨ e = 1;
b&s ∨ b&e ∨ s&e = 0.

Построим автомат Мура, множество входных символов которого
X = {b, s, e}, а выходные символы будут соответствовать признакам
отношений всего числа: >, <, =.
Абстрактный автомат Му́ра
Очевидно, число состояний автомата должно быть равно трем – по

числу возможных исходов сравнения. Обозначим эти состояния
символами B, S, E , а соответствующие им выходные символы –
>, <, =.
Таким образом мы определили алфавит состояний, выходной
алфавит, и функцию выходов:
λ(B) =0 >0
A = {B, S, E }
λ(S) =0 <0
Y = {>, <, =}
λ(E ) =0 =0

Абстрактный автомат Му́ра
Очевидно, число состояний автомата должно быть равно трем – по

числу возможных исходов сравнения. Обозначим эти состояния
символами B, S, E , а соответствующие им выходные символы –
>, <, =.
Таким образом мы определили алфавит состояний, выходной
алфавит, и функцию выходов:
λ(B) =0 >0
A = {B, S, E }
λ(S) =0 <0
Y = {>, <, =}
λ(E ) =0 =0
Осталось задать начальное состояние автомата и
функцию переходов
Очевидно, начальным должно быть состояние E .

Функцию переходов зададим на графе:







Вопросы для размышления на досуге
1) Каков будет граф подобного автомата, сравнивающий числа,

начиная со старших разрядов?
2) Каков будет граф подобного автомата, сравнивающий числа со
знаком?
3) При этом знак стоит перед младшим разрядом!
4) Или после старшего?

Структурный автомат
Если абстрактный автомат — лишь математическая модель

дискретной системы с памятью, то в структурном автомате
учитывается структура входных и выходных сигналов, а так же его
внутреннее устройство на уровне структурных или функциональных
схем.
В общем случае структура автомата может быть представлена
следующей схемой:

Этапы структурного синтеза автомата
1) кодирование алфавита входных и выходных символов автомата

двоичными кодами;
2) кодирование внутренних состояний автомата;
3) выбор элемента памяти (типа триггера);
4) построение автоматной таблицы переходов;
5) синтез комбинационной схемы, реализующей функцию переходов
КСх 1;
6) синтез комбинационной схемы, реализующей функцию выходов
КСх 2.

Попробуем построить структурный автомат для
абстрактного автомата схемы сравнения, заданного
графом
Шаг 1 и 2: Кодирование символов алфавитов

X, Y, A двоичными кодами
Код X A Y
00 e E =
01 s S <
10 b B >
Шаг 3: Выбор элемента памяти:

целесообразно выбрать триггер, управляемый
по одному входу (D- или T-триггер).

Шаг 4: построение автоматной таблицы переходов

Шаг 5: синтез комбинационной схемы, реализующей
D1 = x1 ∨ T1 x 2 D2 = x2 ∨ T2 x 1

Шаг 6: синтез комбинационной схемы, реализующей
функцию выходов
Поскольку мы выбрали коды символов выходного алфавита и

соответствующих внутренних состояний совпадающими друг с другом,
очевидно:
y1 = T1 ; y2 = T2 .

Функциональная схема структурного автомата – схемы
сравнения

Счётчик как автомат Му́ра

Пример: построить счётчик на 6 состояний на
D-триггерах со следующим чередованием состояний –
0 → 3 → 2 → 5 → 7 → 4 → 0...

0 → 3 → 2 → 5 → 7 → 4 → 0...

0 → 3 → 2 → 5 → 7 → 4 → 0...

0 → 3 → 2 → 5 → 7 → 4 → 0...

0 → 3 → 2 → 5 → 7 → 4 → 0...

0 → 3 → 2 → 5 → 7 → 4 → 0...
D1 = T1 T3 ∨ T2 T 3
D2 = T 1 T3 ∨T 1 T 2 ∨T 2 T3
D3 = T 1 T 3 ∨ T 2 T3

По полученным функциям возбуждения строим схему
счётчика
D1 = T1 T3 ∨ T2 T 3 ; D2 = T 1 T3 ∨ T 1 T 2 ∨ T 2 T3 ; D3 = T 1 T 3 ∨ T 2 T3

Последовательностный автомат (контрольная работа)
Задание:

Предмет разработки
Требуется разработать трёхразрядное устройство, реализующее

следующие операции:
1) ввод кода Q[2 : 0] := X [2 : 0] с внешних линий в элементы памяти;
2) логическую операцию инверсии содержимого слова памяти
Q[2 : 0] := Q[2 : 0];
3) логическую операцию неравнозначность
Q[2 : 0] := Q[2 : 0] ⊕ X [2 : 0];
4) логическую операцию конъюнкция Q[2 : 0] := Q[2 : 0]&X [2 : 0];
5) операцию левого циклического сдвига на один разряд
Q[2 : 0] := L1c(Q[2 : 0]);
6) арифметическую операцию сложение
Q[2 : 0] := Q[2 : 0] + X [2 : 0];
7) арифметическую операцию инкремент Q[2 : 0] := Q[2 : 0] + 1 (по
модулю 6).

Этапы разработки
1. Анализ задания и постановка задачи.

2. Анализ структуры и функционирования заданного элемента
памяти.
3. Построение функций возбуждения элементов памяти.
4. Построение комбинационных схем, реализующих отдельные
операции устройства.
5. Построение общей функциональной схемы устройства.

Шаги разработки
1) Закодируем заданные операции значениями вектора k[3 : 1]
Код Операция Код Операция

000 Нет 100 Конъюнкция
001 Загрузка 101 Сдвиг
010 Инверсия 110 Сложение
011 Неравнозначность 111 Инкремент
2) Вспомним таблицу функционирования D-триггера:
C D Действие
0 x Хранение
1 0 Запись нуля
1 1 Запись единицы

3) Построим автоматные таблицы и запишем функции возбуждения

для всех реализуемых функций
1 - Загрузка
2 - Инверсия
Qit Xit Qit+1 Di
0 0 0 0 Qit Qit+1 Di
0 1 1 1 0 1 1
1 0 0 0 1 0 0
1 1 1 1
Di = Q i
Di = Xi

3 - Неравнозначность 4 - Конъюнкция
Qit Xit Qit+1 Di Qit Xit Qit+1 Di

0 0 0 0 0 0 0 0
0 1 1 1 0 1 0 0
1 0 1 1 1 0 0 0
1 1 0 0 1 1 1 1
Di = Q i Xi ∨ Qi X i Di = Qi &Xi

6 - Сложение
5 - Левый сдвиг
Qit t
Qi−1 Qit+1 Di Воспользуемся выражениями,
0 0 0 0 полученными ранее (Лаб. №1)
0 1 1 1
1 0 0 0
1 1 1 1 Di = Q i X i pi ∨ Q i Xi p i ∨ Qi X i p i ∨ Qi Xi pi
pi+1 = Qi Xi ∨ Qi pi ∨ Xi pi
Di = Qi−1

Шаги разработки 7 - Счёт по модулю 6
Q2t Q1t Q0t Q2t+1 Q1t+1 Q0t+1 D2 D 1 D 0

0 0 0 0 0 1 0 0 1
0 0 1 0 1 0 0 1 0
0 1 0 0 1 1 0 1 1
0 1 1 1 0 0 1 0 0
1 0 0 1 0 1 1 0 1
1 0 1 0 0 0 0 0 0
D 2 = Q1 Q 0 ∨ Q2 Q 0 D 1 = Q1 Q 0 ∨ Q 2 Q 1 Q0 D0 = Q 0
Функциональная схема устройства

А теперь надо объединить модули!

s02 - птца-2 Элементы с Памятью

Загружено:

Сведения о документе

Оригинальное название

Авторское право

Доступные форматы

Поделиться этим документом

Поделиться или встроить документ

Параметры публикации

Этот документ был вам полезен?

Это неприемлемый материал?

Авторское право:

Доступные форматы

s02 - птца-2 Элементы с Памятью

Загружено:

Авторское право:

Доступные форматы

ЭВМ

() Элементы с памятью 2019 год 1 / 90

() Элементы с памятью 2019 год 2 / 90

() Элементы с памятью 2019 год 3 / 90

Часто бывает необходимо синхронизировать процесс переключения

() Элементы с памятью 2019 год 5 / 90

() Элементы с памятью 2019 год 5 / 90

() Элементы с памятью 2019 год 5 / 90

() Элементы с памятью 2019 год 5 / 90

() Элементы с памятью 2019 год 6 / 90

() Элементы с памятью 2019 год 6 / 90

() Элементы с памятью 2019 год 7 / 90

() Элементы с памятью 2019 год 7 / 90

() Элементы с памятью 2019 год 8 / 90

В цифровой схемотехнике существует правило:

Для переключения элементов памяти нельзя использо-

Если этим правилом пренебрегать, то в схеме возникают т. н. «гонки»,

() Элементы с памятью 2019 год 9 / 90

& & & &

& & & &

& & & &

() Элементы с памятью 2019 год 10 / 90

() Элементы с памятью 2019 год 11 / 90

При Clk = 0 (это состояние схемы отмечено на рисунке значениями

Когда Clk = 1 (имеется в виду передний фронт сигнала Clk), эти

() Элементы с памятью 2019 год 12 / 90

Если D = 0 и Clk = 1, то P1 = D = 0; P2 = D = 1; тогда Q = 0 и

Дальнейшие изменения значений на входе D при сохранении Clk = 1

Предположим, что на положительном фронте Clk вход D = 1. Тогда

Когда в начале следующего такта Clk = 0, в точках Р1 и Р2

() Элементы с памятью 2019 год 13 / 90

() Элементы с памятью 2019 год 14 / 90

() Элементы с памятью 2019 год 15 / 90

К операционным элементам с памятью можно отнести всевозможные

() Элементы с памятью 2019 год 16 / 90

D(7:0) — входы информационные;

К580ИР82 Входной сигнал C «защёлкивает»

() Элементы с памятью 2019 год 18 / 90

Функции, реализуемые регистром,

() Элементы с памятью 2019 год 20 / 90

() Элементы с памятью 2019 год 21 / 90

Счётчики принято подразделять на суммирующие, вычитающие и

() Элементы с памятью 2019 год 22 / 90

() Элементы с памятью 2019 год 23 / 90

() Элементы с памятью 2019 год 23 / 90

() Элементы с памятью 2019 год 23 / 90

() Элементы с памятью 2019 год 23 / 90

() Элементы с памятью 2019 год 24 / 90

() Элементы с памятью 2019 год 25 / 90

Пример реализации такого счётчика приведён выше. Однако, на самом

Для некоторых (особенно - высокочастотных) схем такое решение

() Элементы с памятью 2019 год 26 / 90

Разработать трёхразрядный счётчик с коэффициентом пересчёта 6 и

() Элементы с памятью 2019 год 27 / 90

Разработать трёхразрядный счётчик с коэффициентом пересчёта 6 и

() Элементы с памятью 2019 год 27 / 90

Разработать трёхразрядный счётчик с коэффициентом пересчёта 6 и

() Элементы с памятью 2019 год 27 / 90

() Элементы с памятью 2019 год 27 / 90

() Элементы с памятью 2019 год 28 / 90

() Элементы с памятью 2019 год 29 / 90

Основными характеристиками интегральной технологии являлись:

() Элементы с памятью 2019 год 30 / 90