Вы находитесь на странице: 1из 13

Восьмиразрядный

М1821ВМ85А – процессор

КМ1821ВМ85 Функциональный аналог


80С85А/80С85А-2 ф. Intel

Корпус 2123.40-6Н

Условное графическое
изображение
1 Таблица назначения выводов
2
BQ1
BQ2
СP C
37
Выводы
Обозна-
Наименование
чение
36 3 Вывод для подключения кварца RC-цепи,
SR SRS 1 ВQ1
LC-цепи или внешнего генератора
2 BQ2 Вывод для подключения кварца RC-цепи
12 21 3 SRS Выход «Начальная установка системы»
AD0 A8
13 22 4 TFD Выход «Передача последовательных данных»
AD1 A9 5 RCD Вход «Прием последовательных данных»
14 23
AD2 A10 6 INR5 Вход «Прерывание 5»
15 24
AD3 A11 7 INR4 Вход «Прерывание 4»
16 25 8 INR3 Вход «Прерывание 3»
AD4 A12
17 26 9 INR2 Вход «Прерывание 2»
AD5 A13
18 27 10 INR1 Вход «Прерывание 1»
AD6 A14
19 28 11 AKINR1 Выход «Подтверждение прерывания»
AD7 A15 12 AD0 Вход/выход «Адрес-данные»
35 EWRA 30 13 AD1 Вход/выход «Адрес-данные»
RA 29 14 AD2 Вход/выход «Адрес-данные»
SA0
10 33 15 AD3 Вход/выход «Адрес-данные»
INR1 SA1
9 11 16 AD4 Вход/выход «Адрес-данные»
INR2 AKINR1 17 AD5 Вход/выход «Адрес-данные»
8
INR3 31 18 AD6 Вход/выход «Адрес-данные»
7 WR
INR4 32 19 AD7 Вход/выход «Адрес-данные»
6 RD
INR5 34 20 OV Общий вывод
E10
5 21 А8 Выход «Адрес»
RCD 4
TED 22 А9 Выход «Адрес»
39 RQM AKRQM 38 23 А10 Выход «Адрес»
20 40 24 А11 Выход «Адрес»
OV UCC 25 А12 Выход «Адрес»
26 А13 Выход «Адрес»
Основные электрические параметры при температуре 25 С
о 27 А14 Выход «Адрес»
Буквен- Норма 28 А15 Выход «Адрес»
ное не не 29 SAO Выход «Состояние»
Параметр, режим измерения
обозна- менее более 30 EWRA Выход «разрешение записи адреса»
чение 31 WR Выход «Запись»
Ток потребления, мкА при UCC=5,5 B ICC – 100 32 RD Выход «Считывание»
Входной ток низкого и высокого уровня, мкА IIL 33 SA1 Выход «Состояние»
– 0,1
при UCC=5,5 В, UIL=0 B, UIH=UCC IIH Выход «Разрешение обращения к устройст-
34 E10
Выходной ток низкого и высокого уровня в состоянии IOZL вам ввода/вывода”
«Выключено», мкА IOZH – 0,5 35 RA Вход «Готовность»
при UCC=UOH=5,5 B, UIL =0,8 B, UIH=3,0 B, UOL=0 Вход «Установка процессора в исходное со-
36 SR
Выходное напряжение низкого уровня, В стояние»
UOL – 0,4
при UCC=4,5 B, UIL=0,8 B, UIH=3,0 B, IOL=2,0 мА 37 С Выход «Тактовая частота»
Выходное напряжение высокого уровня, В Выход «Подтверждение запроса прямого
UOH 3,0 – 38 AKRQM
при UCC=4,5 B, UIL=0,8 B, UIH=3,0 B, IOL=1,2 мА доступа к памяти»
Время задержки сигнала EWRA относительно сиг- tD 39 RQM Вход прямого доступа к памяти
налов А8…А15, нс, (A-EWRA) 40 Ucc Питание
при UCC=4,5 B, UIL=0…0,5 B, UIH=4…4,5 B, –
CL=150 пф, f CO=5,0 МГц 50 Технические характеристики
f CO=3,0* МГц 115* Напряжение питания 5,0 В ± 10 %
о о о о
Время установления выходных данных D0…D7 отно- tSU Диапазон рабочих температур от – 45 С до + 85 С (– 60 С до + 85 С)*
сительно сигнала WR, нс (WR-D) Разрядность данных – 8
при UCC=4,5 B, UIL=0…0,5 B, UIH=4…4,5 B, – Разрядность адреса – 16
CL=150 пФ, fCO=5,0 МГц 230 Количество каналов обмена – 256 адресуемых 8-разрядных внешних
fCO=3,0* МГц 420* устройств
Время удержания выходных данных D0…D7 относи- tH Количество команд – 123
тельно сигнала WR, нс (WR-D) Объем адресуемой памяти – 64 кбайт
при UCC=4,5 B, UIL=0…0,5 B, UIH=4…4,5 B, – Количество уровней прерывания – 5
CL=150 пФ, f CO=5,0 МГц 60 Частота следования импульсов тактовых сигналов на входе не более
f CO=3,0* МГц 100* 10 МГц (7,2* МГц)
Частота следования импульсов тактовых сигналов на fC Частота следования импульсов тактовых сигналов на выходе не более
5,0
выходе, МГц, – 5,0 МГц (3,6* МГц)
3,0*
при UCC=4,5 B, UIL=0…0,5 B, UIH=4…4,5 B, CL=150 пф Динамическая потребляемая мощность не более 121 мВт (110 * мВт)

Примечание – знаком «*» отмечены динамические параметры для микросхемы М1821ВМ85А.


Техническое описание работы схемы
Введение
Настоящее техническое описание микросхем М1821ВМ85А, Б1821ВМ85А-4, КМ1821ВМ85, КМ1821ВМ85А, КР1821ВМ85,
КР1821ВМ85А, КБ1821ВМ85-4, КБ1821ВМ85А-4 является приложением к техническим условиям бК0.347.489-01ТУ, бК0.349.017-01ТУ соответ-
ственно.
Микросхема является однокристальным статическим 8-разрядным параллельным центральным процессорным устройством (микро-
процессором), изготавливаемым по КМОП технологии, и предназначена для построения микро-ЭВМ, используемых в системах передачи и
обработки информации.
Микросхема имеет десять программно доступных регистров, два из которых являются 16-разрядными, а остальные 8-разрядными;
причём шесть из них могут объединяться в три 16-разрядные регистровые пары.
Микросхема имеет 16-разрядную шину адреса, позволяющую адресоваться к 64 килобайтам памяти, к такому же объёму внешнего
стека и 256 внешним устройствам. Младший байт адреса и данные передаются по одной 8-разрядной двунаправленной шине «адре-
са/данные».
Микросхема выполняет 123 команды и имеет 5 уровней прерываний.
Система команд М1821ВМ85А, Б1821ВМ85А-4 совместима с системой команд микросхемы 580ВМ80.
1 37
BQ1 CP C
2
Схема и назначение выводов 36
BQ2
3
SR SRS
Условно графическое обозначение приведено на рисунке 1.
Функциональное назначение выводов приведено в таблице 1.
21
12 AD0 A8
Таблица 1 – Назначение выводов 22
13 A9
AD1 23
Номер Обозна-
Функциональное назначение 14 A10
вывода чение AD2 24
1 BQ1 15 AD3 A11
Выводы для подключения кварца, RC-цепи, LC-цепи или внешнего генератора.
A12 25
2 BQ2 Для обеспечения внутренней синхронизации входная частота делится на 2. 16 AD4 26
Выход «Начальная установка системы» 17 A13
3 SRS AD5 27
Высокий уровень на выходе SRS является ответным на низкий уровень входа SR, синхронен с 18 AD6 A14
тактовым сигналом и длится целое число тактовых периодов микропроцессора. Свидетельст- 28
19 A15
вует о том, что микропроцессор удерживается в исходном состоянии. AD7
4 TFD Выход «Передача последовательных данных» 35 30
Является выходом внутреннего триггера, в который при выполнении команды SIM передают- RA EWRA
ся данные из старшего разряда аккумулятора. SA0 29
5 RCD Вход «Приём последовательных данных» INR1 SA1 33
Опрашивается во время выполнения команды RIM и одноразрядные данные передаются в AKINR1 11
старший разряд аккумулятора.
INR2
6 INR5 Вход «Прерывание 5» INR3
Вход немаскируемого прерывания с наивысшим приоритетом и фиксированным адресом 31
подрограммы прерывания (таблица 2). На него не действуют маски и разрешение прерыва- INR4 WR
32
ния. Воспринимается в то же время, что и INR1. Имеет защиту от дребезга. RD
INR5 34
Входы прерываний, которые могут быть раздельно маскированы при
EI0
7 INR4 Вход «Прерывание 4»
выполнении команды SIM. Уровни приоритетов, фиксированные 5 4
адреса подпрограмм прерываний и вид управляющих сигналов RCD TFD
8 INR3 Вход «Прерывание 3»
соответствуют представленным в таблице 2. Воспринимается в то 38
же время, что и INR1. Разрешаются и запрещаются с помощью
39
RQM AKRQM
9 INR2 Вход «Прерывание 2» команд EI, DI. Запрещаются сигналом SR и предшествующим пре-
рыванием. Рисунок 1
10 INR1 Вход «Прерывание 1»
Вход немаскируемого прерывания с наинизшим приоритетом. Сигнал высокого уровня на входе соответствует подаче на микропроцессор сигнала прерывания общего
вида. Микропроцессор внутренне фиксирует состояние этого входа во время, предшествующее последнему тактовому периоду команды, а также во время действия ко-
манды HLT. После приёма прерывания запрещается приращение программного счётчика. При отсутствии прерываний более высокого приоритета и при разрешённой
системе прерываний выдаётся сигнал AKINR1 и управление передаётся программе обработки прерывания путём выполнения команд RST или CALL, содержащих началь-
ный адрес подпрограммы. Действие сигнала INR1 разрешается и запрещается с помощью команд EI, DI, запрещается сигналом SR и предшествующим прерыванием.
11 AKINR1 Выход «Подтверждение прерывания»
Низкий уровень на выходе AKINR1 является ответным на сигнал INR1 и используется, после принятия сигнала INR1, вместо сигнала RD.
12 AD0 Вход-выход «Адреса/данные» 36 SR Вход «Установка процессора в исходное состояние»
13 AD1 Двунаправленная шина адресов/данных (младший байт адреса) с Сигнал низкого уровня на входе осуществляет установку в исходное (нулевое) со-
14 AD2 тремя состояниями. Адреса выставляются на шине в течение стояние программного счётчика, триггера разрешения прерываний, триггера подтвер-
15 AD3 первого тактового периода каждого машинного цикла. В течение ждения запроса прямого доступа к памяти, триггеров входа INR4 и выхода TFD,
16 AD4 второго и третьего тактового периода производит установку масок прерываний. Во время действия низкого уровня сигнала
17 AD5 является шиной данных. SR шины AD0…AD7, Ф8…Ф15 и выходы WR, RD, EI0 удерживаются в третьем со-
18 AD6 стоянии. После перехода сигнала SR к высокому ровню разрешается работа микро-
процессора с нулево го адреса.
19 AD7
20 0V Общий 37 С Выход «Тактовая частота»
21 А8 Выход «Адреса» Используется в качестве тактовых сигналов системы. Период сигнала на выходе С
22 А9 Шина адресов (старший байт) с тремя состояниями. вдвое больше периода сигнала на выводах BQ1, BQ2.
23 А10 38 AKRQM Выход «Подтверждение запроса прямого доступа к памяти»
24 А11 Сигнал высокого уровня на выход AKRQM (в ответ на сигналRQM) показывает, что
25 А12 шины AD0…AD7, A8…A15 и выходы RD, WR, EI0 находятся в третьем состоянии.
26 А13 39 RQM Вход «Запрос прямого доступа к памяти»
27 А14 Последующий доступ к шине адресов/данных возможен только после перехода сигна-
28 А15 ла RQM в низкий уровень.
29 SA0 Выход «Состояние» 40 UCC Питание
SA0 активен (низкий уровень) от начала до конца цикла чтения. Примечание : Во время действия сигналов RQM, SR или команды HLT выходы AD0…AD7, A8…A15,
Совместно с выходами SA1, EI0 отражает внутреннее состояние RD, WR, EI0 находятся в третьем состоянии (выключены).
микропроцессора (таблица 3)
30 EWRA Выход «Разрешение записи адреса». Таблица 2
Высокий уровень появляется во время первого тактового периода Наименование Уровень Адрес Вид управляющего сигнала
прерывания приоритета подпрограммы
каждого машинного цикла. Спад сигнала EWRA используется для
фиксации младшего байта адреса во внешнем регистре. INR5 1 24* Фронт сигнала и высокий уровень пока не будет воспринят
INR4 2 3С* Фронт сигнала
31 WR Выход «Запись» с тремя состояниями INR3 3 34* Высокий уровень пока не будет воспринят
Низкий уровень на выходе указывает на готовность данных на INR2 4 2С* Высокий уровень пока не будет воспринят
шине «адреса/данные» для записи в выбранные УВВ или память. INR1 5 ** Высокий уровень пока не будет воспринят
32 RD Выход «Считывание» с тремя состояниями Примечания : * – шестнадцатеричный адрес; ** – адрес зависит от поступившего прерывания
Низкий уровень на выходе указывает на готовность шины «адре-
са/данные» для передачи данных выбранных из УВВ или памяти.
Таблица 3
33 SA1 Выход «Состояние»
SA1 активен (низкий уровень) от начала до конца цикла записи. EI0 SA1 SA0 Состояние микропроцессора Примечание
0 0 1 Запись в память КОП – код операции команды
34 EI0 Выход «Разрешение обращения к устройствам ввода-
вывода» с тремя состояниями 0 1 0 Чтение из памяти УВВ – устройство ввода-вывода
Сигнал EI0 активен (высокий уровень) от начала до конца машин- 1 0 1 Запись в УВВ Z – третье состояние
ного цикла чтения или записи в УВВ. 1 1 0 Чтение из УВВ Х – состояние неопределено
35 RA Вход «Готовность» 0 1 1 Чтение КОП из памяти
Опрашивается во втором тактовом периоде каждого машинного 1 1 1 Обработка прерывания
цикла. При наличии на входе RA сигнала низкого уровня микро- Z 0 0 Останов (действие команды HLT)
процессор формирует целое число тактовых периодов ожидания Z X X Запрос прямого доступа к памяти (действие сигнала RQM)
готовности данных на шине. Z X X Установка процессора в исходное состояние (действие сигнала SR)
Функциональные узлы
AKINTR1 INR3 INR5
Микросхема микропроцессора имеет следующие функциональ-
ные узлы (рисунок 2) : INTR INR2 INR4 TFD RCD
– арифметико-логическое устройство;
– аккумулятор;
– регистр признаков; Блок правления Блок управления
– регистр команд; прерываниями последовательным ВВ
– дешифратор команд и шифратор циклов;
– блок регистров, состоящий из 6-ти регистров общего назначе-
Внутренняя шина данных
ния (B, C, D, E, H, L), регистров W, Z, указателя стека SP, программного
счётчика PC и регистра адреса со схемой инкремента/декремента;
– буфер адреса (А8…А15);
Регистр Регистр B C
– буфер адреса/данных (AD0…AD15);

Регистры
временного команд D E
– блок синхронизации и управления; хранения
H L
– блок управления прерываниями;
W Z
– блок последовательного ввода и вывода.
Аккуму- Регистр Указатель
лятор призна- Дешиф- стека SP
Арифметико-логическое устройство (8-разрядное) ков ратор
Программ-
выполняет все арифметические и логические операции, операции команд и
шифра- ный
сдвига и управления, предусмотренные системой команд. АЛУ тор счётчик РС
машин- Регистр
Аккумулятор представляет собой 8-разрядный программно ных адреса со
циклов схемой
доступный регистр данных, взаимодействующий с блоком регистров
инкремента/
общего назначения и другими функциональными узлами микропроцес- декремента
сора, и предназначен для хранения результатов операций арифметико- UCC
логического устройства или данных при вводе/выводе и обмене с дру- 0V
гими функциональными узлами микропроцессора.
Буфер Буфер
BQ1 Блок синхронизации и управления адреса адреса/
Регистры: BQ2 данных
– регистр временного хранения – представляет собой 8-раз- А8 А15 АD0 АD7
рядный вспомогательный регистр и используется при выполнении не- Шина Двунаправ-
EI0 AKRQM SRS адреса
которых команд только в течение времени исполнения этих команд, RA WR SA0 леная
будучи недоступным для использования извне, помимо этих команд; шина
S R адреса/
C RD EWRA SA1 RQM
– программно доступный регистр признаков – предназначен для данных
внутренней фиксации дополнительных характеристик результатов опе-
раций и состояний арифметико-логического устройства. В регистр вхо-
дят семь триггеров признаков : Рисунок 2
* триггер знака (S);
* триггер переноса (СУ);
* триггер вспомогательного переноса (АС);
* триггер нуля (Z);
* триггер чётности (Р);
* триггер переполнения (V);
* триггер вспомогательного знака (AS).
– 8-разрядный регистр команд – используется для хранения выбранной команды для дешифратора команд и шифратора машинных
циклов.
Дешифратор команд и шифратор машинных циклов осуществляет дешифрацию кодов команд, поступающих из регистра команд,
и производит установку счётчиков шифратора машинных циклов в соответствии с этими кодами.

Блок регистров (программно доступных, кроме W и Z) предназначен для хранения и выдачи различной информации, участвующей в
процессе выполнения команд :
– 16-разрядный регистр указателя стека (SP) – предназначен для хранения адреса ячейки стека, к которой было произведено послед-
нее обращение;
– 16-разрядный регистр программного счётчика (РС) – предназначен для хранения адреса следующей выполняемой команды;
– 16-разрядный регистр адреса со схемой инкремента/декремента – позволяет увеличивать или уменьшать на один содержимое реги-
стра адреса;
– шесть 8-разрядных регистров общего назначения (B, C, D, E, H, L) – каждый из них можно использовать для хранения данных неза-
висимо от остальных, регистры могут объединяться в регистровые пары (B – C; D – E; H – L) и образовывать 16-разрядные регистры данных
или адреса;
– два 8-разрядных регистра (W, Z) – используются для запоминания промежуточного адреса, при выполнении команд перехода к
подпрограммам, команд возвратов и команд ветвления.

Буфера :
– буфер старших разрядов адреса – представляет собой 8-разрядный выходной формирователь с тремя состояниями, переключаемый
в третье высокоимпедансное состояние («Выключено») во время действия сигналов SR, RQM или команды «Останов»;
– буфер адреса/данных – представляет собой 8-разрядный входной-выходной формирователь с тремя состояниями, предназначенный
для выдачи либо младших разрядов, либо приёма-выдачи данных переключаемый в третье высокоимпедансное состояние («Выключено») во
время действия сигналов SR, RQM или команды «Останов». В первом тактовом периоде машинного цикла буфером адреса/данных выводятся
восемь младших разрядов адреса, во втором и третьем периодах производится ввод или вывод информации.

Блок синхронизации и управления обеспечивает внутреннюю синхронизацию микропроцессора и выдачу внешних сигналов, необ-
ходимых для работы с микропроцессором других устройств. Внутренняя синхронизация микропроцессора осуществляется от встроенного на
кристалл тактового генератора, возбуждение которого задаётся внешним кристаллическим кварцевым резонатором, RC-цепью или LC-цепью,
подключённым к выводам BQ1, BQ2 (предусмотрена возможность подключения внешнего источника тактовых сигналов к выводу BQ1). Возбу-
ждаемая частота внутренними схемами делится на 2 и используется для синхронизации узлов как самого микропроцессора, так и внешних
устройств системы с использованием вывода С.

Блок управления прерываниями переключает микропроцессор с выполнения одной программы на выполнение другой с помощью
внешних сигналов прерывания и позволяет вводить пять уровней прерываний (таблица 2).

Блок последовательного ввода и вывода управляется командой RIM при вводе последовательных данных и командой SIM при вы-
воде последовательных данных и осуществляет ввод одноразрядных данных от входа RCD в старший разряд аккумулятора или вывод одно-
разрядных данных от старшего разряда аккумулятора на выход TFD.
Работа микропроцессора при выполнении команд
Выполнение любой программы микропроцессором производится посредством операций записи или считывания. Каждая операция запи-
си или считывания выполняется в течение машинного цикла М. Выполнение команды состоит в том, что микропроцессор обрабатывает после-
довательность машинных циклов М, количество которых может быть от одного до пяти. В свою очередь каждый машинный цикл содержит от
трёх до шести тактовых периодов Т, причём каждый тактовый период соответствует определённому состоянию микропроцессора.
Сущность и последовательность машинных циклов определяется кодом операции команды, полученным в первом машинном цикле М1.
Из таблицы 6 видно, что ни одна команда не содержит более 5-ти машинных циклов, при этом любой машинный цикл будет одним из пред-
ставленных в таблице 4. Любой из указанных в таблице 4 машинных циклов однозначно определён состоянием выводов EI0, SA0, SA1, RD,
WR, AKINR1. Каждый машинный цикл обычно состоит из трёх тактовых периодов, за исключением машинных циклов чтения кода операции,
которые могут быть длиной от 4-х до 6-ти тактовых периодов. Реальное число тактовых периодов при выполнении какой-либо команды опре-
деляется выполняемой командой, количеством тактовых периодов в цикле чтения кода операции и числом тактовых периодов ожидания, кото-
рые формируются, если на входе «Готовность» низкий уровень. Состояние микропроцессора и соответствующие состояния выводов приведе-
ны в таблице 5. На рисунке 3 представлена упрощённая диаграмма работы микропроцессора в ходе машинного цикла с учётом действия сиг-
налов «Готовность» (RA), «Запрос прямого доступа к памяти» (RQM), «Установка процессора в исходное состояние» (SR) и прерываний.

Таблица 4 Таблица 5
Машинный цикл EI0 SA1 SA0 RD WR AKINR1 Тактовые периоды SA0, SA1 EI0 А8…А15 AD0…AD7 RD, WR AKINR1 EWRA
Чтение кода операции 0 1 1 0 1 1 Т1 X X X X 1 1 1*
команды Т2 X X X X X X 0
Чтение из памяти 0 1 0 0 1 1 Т ожидания X X X X X X 0
Запись в память 0 0 1 1 0 1 Т3 X X X X X X 0
Чтение из порта 1 1 0 0 1 1 Т4 1 0** X Z 1 1 0
Запись в порт 1 0 1 1 0 1 Т5 1 0** X Z 1 1 0
Обработка прерывания INR1 1 1 1 1 1 0 Т6 1 0** X Z 1 1 0
*Обработка прерывания 1 1 1 1 1 1 TSR X Z Z Z Z 1 0
INR5, INR4, INR3, INR2 THLT 0 Z Z Z Z 1 0
*HLT Z 0 0 Z Z 1 TEQM X Z Z Z Z 1 0
*DAD, RDEL, DSUB, ARHL, 0 1 0 1 1 1 * – за исключением : М2, М3 команд DAD, RDEL, DSUB; М2 команды ARHL; М3 команд LDSI, LDHI
LDSI, LDHI ** – EI0 = 1 в Т4…Т6 для машинного цикла обработки прерываний
HLT – действие команды HLT *– машинные циклы, X – неопределённое состояние (либо «0», либо «1» в зависимости от вида машинного цикла)
DAD – действие команды DAD и др. при которых не используется Z – состояние «Выключено» (третье состояние)
«0» – низкий уровень сигнала шина данных TSR – установка в исходное состояние (действие сигнала SR)
«1» – высокий уровень сигнала (для LDHI – только М3)
THLT – действие команды «Останов»
Z – третье состояние («Выключено») TEQM – действие сигнала RQM

Машинный цикл чтения кода операций


На рисунке 4 представлена типовая временная диаграмма машинного цикла М1 – чтения кода операции.
Состояние выводов EI0 = 0, SA1 = 1, SA0 = 1 свидетельствует о том, что этот машинный цикл является циклом чтения кода операции
команды из памяти. Адрес ячейки памяти выставляется на адресных шинах и удерживается в течение Т1 на шинах AD0…AD7 и в течение Т1,
Т2, Т3 – на шинах А8…А15 (для правильного обращения к внешнему устройству памяти целесообразно фиксировать состояние шин
AD0…AD7 во внешней защёлке, используя в качестве управляющего сигнал EWRA).
Низкий уровень сигнала RD в начале второго тактового периода Т2, разрешает подключение выбранной ячейки памяти к шине данных
AD0…AD7. Шина данных AD0…AD7, начиная от середины тактового периода Т2 и до второй половины тактового периода Т3, является вход-
ной и подключена к регистру команд микропроцессора, поэтому содержимое ячейки памяти копируется в регистр команд. В середине тактово-
го периода Т3 сигнал RD принимает высокий уровень и отключает устройство памяти. В Т4 микропроцессор декодирует код операции коман-
ды и либо формирует тактовые периоды Т5, Т6, если М1 декодированной команды состоит из 6-ти тактовых периодов (рисунок 4), либо пере-
ходит к следующему машинному циклу, если М1 декодированной команды состоит их 4-х тактовых периодов (рисунок 5). На рисунке 5 также
показано действие сигнала «Ожидание» (RA). Из рисунков 3 и 5 видно, что когда микропроцессор находится в Т2, то он опрашивает состояние
входа RA. Если на входе RA высокий уровень, микропроцессор переходит к Т3. Если на входе RA низкий уровень, то микропроцессор форми-
рует состояние «Ожидание», которое будет сохраняться целое число тактовых периодов, пока на входе RA не установится высокий уровень.
Необходимо отметить, что «растягивание» временной диаграммы путём формирования тактов «Ожидание» полностью сохраняет состояние
микропроцессора.

Машинный цикл чтения из памяти


Рисунок 6 демонстрирует временную диаграмму машинных циклов чтения из памяти : на рисунке слева – без состояния «Ожидание»,
справа – с одним состоянием «Ожидание». Машинный цикл чтения из памяти всегда заканчивается тактовым периодом Т3, после которого
следует тактовый период Т1 следующего машинного цикла. Синхронизация сигналов машинного цикла чтения из памяти аналогична машин-
ному циклу чтения кода операции команды за исключением состояния вывода SA0 = 0. Считанные данные помещаются в любой внутренний
регистр, определяемый командой.

Машинный цикл записи в память


На рисунке 7 показана временная диаграмма машинных циклов записи в память : слева – без состояния «Ожидание», справа – с со-
стоянием «Ожидание». Так же как и машинный цикл чтения из памяти, машинный цикл записи в память всегда заканчивается тактовым пе-
риодом Т3, после которого следует тактовый период Т1 следующего машинного цикла. Состояние выводов SA1 = 0, SA0 = 1, EI0 = 0 характе-
ризуют циклы, как циклы записи в память. Вывод WR изменяет своё состояние аналогично выводу RD. Записываемые данные помещаются на
шину адреса/данные в начале Т2 и удерживаются на ней до конца тактового периода Т3. Сигнал WR обеспечивает запись данных в выбран-
ную ячейку памяти.
Машинные циклы чтения из порта и записи в порт
На рисунках 8 и 9 показаны временные диаграммы выполнения команды OUT – вывод данных и команды IN – ввод данных, которые
используют машинные циклы записи в порт и чтения из порта. Из сопоставления машинных циклов М2 и М3 команды IN видно, что единст-
венное отличие машинного цикла чтения из памяти от машинного цикла чтения из порта состоит в состоянии вывода EI0, а именно : EI0 = 0 –
для памяти и EI0 = 1 – для порта. Подобное обстоятельство имеет место и для машинного цикла записи в порт. Ещё одно обстоятельство
отличает машинные циклы записи и чтения порта : 8-разрядный адрес, используемый для адресации порта, задаётся во 2-м байте команды и
выставляется как на AD0…AD7, так и на А8,,,А15.
Сигнал «Готовность» действует в машинных циклах чтения из порта и записи в порт аналогично ранее описанному.

Машинные циклы обработки прерываний


Процедура аппаратной обработки прерывания заключается в приёме сигнала прерывания, установления его достоверности, запреще-
ния последующих прерываний путём сброса флага разрешения прерываний, помещения в область стековой памяти состояния программного
счётчика и формирования адреса подпрограммы.
Прерывания действуют по определённому приоритету, который определяет очерёдность их обработки, если поступило несколько пре-
рываний (таблица 2). Однако имеется возможность путём использования в подпрограмме прерывания команды EI (разрешение прерываний)
приступить к обработке прерывания с низким приоритетом ещё до завершения выполнения подпрограммы прерывания с более высоким при-
оритетом.
Существуют 3 различных типа входов прерываний :
– входы INR1, INR2, INR3 чувствительны к высокому уровню сигнала;
– вход INR4 чувствителен к фронту сигнала, устанавливающему в активное состояние внутренний триггер, который остаётся в актив-
ном состоянии до тех пор, пока прерывание не будет обработано, а затем сбрасывается автоматически (а также командой SIM или сигналом
SR), при этом маска прерывания INR4 не действует на триггер, т. е. триггер может быть установлен даже тогда, когда прерывание INR4 за-
маскировано;
– вход INR5 имеет защиту от дребезга, чувствителен к фронту и высокому уровню, т. е. сигнал на входе должен переходить от низкого
к высокому уровню и оставаться высоким до тех пор, пока не будет воспринят, а для повторного инициирования входа INR5 необходимо пе-
ревести сигнал в низкое состояние и затем опять в высокое.

При прерывании INR1 адрес подпрограммы задаётся внешним устройством, которое управляется сигналом AKINR1 и формирует ко-
манды CALL или RST, содержащие заранее заданный произвольный адрес подпрограммы. Диаграмма обработки этого вида прерывания изо-
бражена на рисунке 10.
При прерываниях INR2, INR3, INR4, INR5 микропроцессор внутренне формирует фиксированные адреса подпрограмм (рисунок 11,
таблица 2).
В первых машинных циклах обработки прерываний INR2, INR3, INR4, INR5 действие сигнала RA игнорируется.
Каждый из 3-х входов прерываний INR2, INR3, INR4 может быть по отдельности маскирован. Программирование масок осуществляет-
ся командой SIM, а установка – сигналом SR.
Для разрешения прерываний INR1, INR2, INR3, INR4 необходимо установить флаг разрешения прерываний, который устанавливается
командой EI, а сбрасывается командой DI, любым выполненным прерыванием или сигналом SR.
На прерывание INR5 не действуют ни маски, ни флаг разрешения прерывания. Этот вид прерывания имеет наивысший приоритет, ис-
пользуется в катастрофических ситуациях, таких как отключение питания, столкновения на шинах и т. д. Особенность прерывания INR5 со-
стоит в том, что он, в отличие от иных прерываний, позволяет восстановить состояние флага разрешения прерывания, в котором флаг раз-
решения прерываний находился до обработки прерывания. Если использовать после обработки прерывания INR5 команду RIM, то в 3-ем
разряде аккумулятора будет отражено состояние флага разрешения прерывания, имевшее место до обработки прерывания. Для всех осталь-
ных прерываний в этом разряде аккумулятора после выполненного прерывания и последующей команды RIM будет зафиксировано сброшен-
ное состояние флага разрешения прерывания.
На рисунке 12 изображено действие сигнала прерывания после того, как микропроцессор выполнил команду HLT («Останов»).
Входы прерываний внутренне опрашиваются каждый тактовый период. При наличии хотя бы на одном из входов прерываний дейст-
вующего запроса прерывания микропроцессор формирует ещё два тактовых периода THLT и затем приступает к формированию машинного
цикла М1, сущность которого определяется видом обрабатываемого прерывания.
Вход RQM, так же как и входы прерывания, опрашивается в каждом тактовом периоде THLT.
На рисунке 13 изображён случай, когда сигналы прерывания и сигнал RQM одновременно активны в одном тактовом полупериоде. В
этом случае микропроцессор воспринимает сигналы обоих типов, но первоначально переходит к состоянию TRQM, которое может длиться лю-
бое число тактовых периодов, в каждом из которых производится опрос входа и лишь после того, как вход RQM перейдёт к низкому уровню,
приступит к формированию машинного цикла М1 обработки прерывания.
Диаграмма машинного цикла М1 (в данном случае обработки одного из прерываний INR2…INR5) демонстрирует, что вход RQM в
дальнейшем опрашивается во 2-ом и последующих тактовых периодах, в случае подтверждения запроса прямого доступа к памяти (высокий
уровень на выводе AKRQM).

Использование выводов TFD (передача последовательных данных)


и RCD (приём последовательных данных)
На рисунке 14 изображена диаграмма выполнения команды RIM (чтение масок прерываний) и команды SIM (установка масок преры-
ваний).
Как следует из диаграммы, вывод RCD внутренне опрашивается микропроцессором в 3-ий тактовый период при выполнении команды
RIM. Состояние вывода временно запоминается и в М1 Т3 следующей команды заносится в старший разряд аккумулятора, а в 0…6 разряды
аккумулятора заносится содержимое масок прерываний, флага разрешения прерываний и входов прерываний INR2, INR3, INR4, опрос кото-
рых производится микропроцессором в предыдущем такте (М1 Т2 следующей после RIM команды).
Передача последовательных данных на вывод TFD из старшего разряда аккумулятора осуществляется в М1 Т2 следующей после SIM
команды, при условии, если в 6-ом разряде аккумулятора содержится единица. В то же время осуществляется и программирование масок,
если в 3-ем разряде аккумулятора единица.

Включение питания
и установка процессора в исходное состояние
Микросхема сконструирована таким образом, что после включения напряжения питания необходимо некоторое время, чтобы она ста-
ла работоспособной. Это время определяется частотой сигнала на выводах BQ1, BQ2 и должно составить величину :
не менее чем 3τ, где τ=2/f, f – частота сигнала на выводах BQ1, BQ2 (рисунок 15).
В течение этого времени уровень сигнала на выводе SR должен оставаться низким, что легко может быть достигнуто с помощью про-
стой RC-цепочки, подключённой ко входу SR.
Под воздействием сигнала низкого уровня на входе SR микропроцессор устанавливается в исходное состояние, которое характеризу-
ется следующим состоянием основных внутренних узлов :
* маски прерываний INR2, INR3, INR4 – установлены * триггеры машинных циклов М1…М5 – сброшены
* программный счётчик РС – сброшен * триггеры входов INR4, INR5 – сброшены
* регистр команд – сброшен * внутренне фиксируемые триггеры – сброшены
* флаг разрешения IE – сброшен входов RQM, INR1, RA
* триггеры состояний Т1…Т6 – сброшены
Вход SR внутренне опрашивается в каждом тактовом периоде и после того, как сигнал на нём достигнет высокого уровня, микропро-
цессор, сформируя ещё один тактовый период TSR, приступит к формированию М1 Т1, т. е. начнёт исполнение программы с нулевого адреса
(рисунок 15).
При необходимости возможна установка микропроцессора в исходное состояние в процессе исполнения программы. Это достигается
путём подачи на вход SR сигнала низкого уровня в течение времени, величина которого должна быть не менее 3-х тактовых периодов сигнала С
(рисунок 15).

Возбуждение внутреннего тактового генератора


Внутренний тактовый генератор может быть запущен подключением к выводам BQ1, BQ2 кварца, RC-цепочки, LC-цепочки, или внеш-
него генератора. Параметры внешних запускающих элементов должны выбираться с учётом следующего обстоятельства : частота сигнала на
выводе С получается путём деления пополам частоты на выводах BQ1, BQ2.
В тех случаях, когда требуется высокая стабильность по частоте, рекомендуется использовать кварц, например :
4
РК 242МА–14ЕЯ–6000К–Г–В (стабильность в диапазоне температур и напряжений питания не хуже 5х10 , частота возбуждения 6,0 МГц).
С целью улучшения условий запуска внутреннего генератора при использовании кварца рекомендуется подключать конденсатор ём-
костью 20 пФ между выводом BQ2 и шиной «Общий» (рисунок 16).
При отсутствии жёстких требований к стабильности частоты генерации может использоваться LC-цепочка или RC-цепочка (рисунки 16в,с).
Параметры LC-цепочки определяются из выражения :
1 СEX – внешняя ёмкость.
f= , где СIN – ёмкость между выводами BQ1, BQ2.
2π√ L EX (C EX + C IN )
Для минимизации нестабильности частоты целесообразно выполнение условия СEX > 2СIN
Параметры RC-цепочки могут быть выбраны произвольным образом, исходя из условий обеспечения требуемой частоты генерации, с
учётом ограничения : величина резистора RC-цепочки должна быть не менее 5,0 кОм.
Внешний генератор может подключаться непосредственно к выводу BQ1, а вывод BQ2 может при этом не использоваться. Однако, с
целью повышения стабильности частоты при её максимально допустимых значениях целесообразно подключать вывод BQ2 к внешнему ге-
нератору через инвертирующий элемент (рисунок 16DE).

Система команд
Система команд микропроцессора приведена в таблице 6 и содержит следующие группы команд :
* команды пересылки и загрузки * команды арифметических операций и команды
* команды пересылки в стек и загрузки из стека инкрементирования-декрементирования
* команды ветвления и команды переходов к подпрограммам * команды логических операций и циклических сдвигов
* команды возвратов и команды повторного запуска * специальные команды и команды управления
* команды ввода-вывода * дополнительные команды

Формат данных и команд


Память микропроцессора имеет байтовую организацию, поэтому наличие 16-разрядной адресной шины позволяет адресоваться к
65536 байтам памяти.
Формат слова данных :
7 6 5 4 3 2 1 0
D7 D6 D5 D4 D3 D2 D1 D0

Длина команды может быть в 1, 2 или 3 байта. Многобайтовая команда должна храниться в последовательных ячейках памяти. Адрес
первого байта должен использоваться как адрес команды.
Формат команды зависит от выполняемой операции.

Адресация
Микросхема использует следующие типы адресации данных, находящихся в памяти или регистрах :
– прямая – 2-ой и 3-ий байты команды содержат адрес памяти, где хранятся данные (2-ой байт – младший, 3-ий байт – старший байт
адреса);
– регистровая – командой определяется регистр или пара регистров, в которых размещены данные;
– косвенная регистровая – командой определяется пара регистров, содержащих адрес ячейки памяти, в которой записаны данные
(старший байт в 1-ом регистре, младший байт во 2-ом регистре);
– непосредственная – команда содержит данные (однобайтовая или двухбайтовая величина).
Если при выполнении программы (т. е. последовательности команд) не встречаются команды ветвления или прерывания, то выполне-
ние команд происходит путём последовательного увеличения адресов ячеек памяти.
При наличии команд ветвления или прерывания этот порядок нарушается и команда ветвления определяет адрес следующей коман-
ды одним из двух способов адресации :
– прямой – команда ветвления содержит адрес следующей команды, которая будет выполняться;
– косвенный регистровый – команда ветвления указывает пару регистров, указывающих адрес следующей команды, которая будет
выполняться.
Флаги условий
При выполнении команд в микросхеме используется 7 условных флагов: флаг нуля, флаг знака, флаг чётности, флаг переноса, флаг
вспомогательного переноса, флаг переполнения, флаг вспомогательного знака.
Каждый из флагов представлен в микросхеме 1-разрядным регистром. Флаг считается установленным, если в регистре записана еди-
ница, и сброшенным, если в регистре записан нуль.
Действие команд на флаги условий происходит следующим образом :
– флаг нуля Z (zero) – если результат команды имеет величину «0», то этот флаг установлен, иначе – сброшен;
– флаг чётности P(parity) – если сумма по модулю два результата выполнения команды равна «0» (т. е. результат является чётным), то
флаг установлен, иначе – сброшен;
– флаг переноса C (carry) – если в результате выполнения команды происходит перенос при сложении или заём при вычитании, то
флаг считается установленным, иначе – сброшен;
– флаг вспомогательного переноса AC (auxiliary carry) – если команда вызывает перенос из 3-го бита в 4-ый бит результата, то флаг
устанавливается, если переноса не было – сброшен;
– флаг знака S (sign) – отражает значение старшего разряда результата; при работе с числами в дополнительном двоичном коде он
свидетельствует о знаке результата, если нет переполнения, или численно равен значению старшего разряда результата при наличии пере-
полнения (в этом случае истинный знак результата отражается флагом AS);
– флаг переполнения V – отражает значение логической функции переполнения, являющейся функцией «исключающее ИЛИ» значе-
ния переноса в старший разряд АЛУ и значения переноса из старшего разряда АЛУ, и свидетельствует о переполнении при операциях с чис-
лами в дополнительном двоичном коде;
– флаг вспомогательного знака AS (auxiliary sign) – отражает значение логической функции "исключающее ИЛ" значения старшего раз-
ряда АЛУ и значения логической функции переполнения и свидетельствует об истинном знаке результата при работе с числами в дополни-
тельном двоичном коде. При отсутствии переполнения флаг AS равен флагу S. При наличии переполнения флаг AS принимает значение ин-
версное флагу S. Для команд INX и DCX поведение флага AS идентично флагу CY, т. е. флаг устанавливается в случае переноса или заёма.
Формат слова состояний флагов :
7 6 5 4 3 2 1 0
S Z AS AC 0 P V C

Условные обозначения и сокращения к таблице 6


Байт 2 – второй байт команды PC – 16-разрядный регистр программного счётчика
Байт 3 – третий байт команды PCH – старший байт регистра программного счётчика
КОП – код операции PCL – младший байт регистра программного счётчика
Данные – 8-разрядные данные SP – 16-разрядный регистр указателя стека
Адрес – 16-разрядный адрес SPH – старший байт регистра указателя стека
Порт – 8-разрядный адрес устройства ввода/вывода SPL – младший байт регистра указателя стека
R, R1, R2 – один из регистров A, B, C, D, E, H, L HBA – старший байт адреса
DDD, SSS – обозначение программно доступных LBA – младший байт адреса
регистров общего назначения : Mn – машинный цикл (П = 1…5)
DDD – код регистра приёмника () – содержание регистра
SSS – код регистра источника [( ) ( )] – содержание ячейки памяти
Коды регистров : * – выходные данные
111 – регистр A (аккумулятор) ← – передаётся
000 – регистр B /\ – логическое И
001 – регистр C \/ – логическое ИЛИ
010 – регистр D -\/- – исключающее ИЛИ
011 – регистр E + – сложение
100 – регистр H – – вычитание
– регистр L – дополнение
__________________ _______

101 CY, A
110 – регистр M (память) ↔ – обменивается
ЯП – ячейка памяти
М – память
### D7 D6 D5 D4 D3 D2 D1 D0
Х Незаполненная графа
Таблица 6
Код Состояние выводов AD0…AD7 по циклам Изме- Примеча-

Количество
Количество
Количество
команды М1 М2 М3 М4 М5 няемые ния

байтов
циклов

тактов
### Флаги

Данные

Данные

Данные

Данные

Данные
Адрес

Адрес

Адрес

Адрес

Адрес
Условное Наименование Содержание команды Вид усло-
обозначение команды адресации вий
команды
Команды пересылки и загрузки
MOV R1, R2 Пересылка Копия содержимого регистра 2
данных из пересылается в регистр 1 01DDDSSS
(R1)←(R2) 1 4 1 РС КОП Х Х Х Х Х Х Х Х Х Х
регистра 2 в регистровая
регистр 1
MOV M, R Пересылка Копия содержимого регистра R *Из

HBA=(H) HBA=(H)
LBA=(L) LBA=(L)
01110SSS
данных из пересылается в ЯП с адресом в регист-
[(H)(L)]←(R) косвенная 2 7 1 РС КОП Х Х Х Х Х Х Х Х
регистра в регистрах H, L ра
регистровая
память SSS
MOV R, M Пересылка Копия содержимого ЯП с адресом
01DDD110 В
данных из в регистрах H, L загружается в
(R)←[(H)(L)] косвенная 2 7 1 РС КОП регистр Х Х Х Х Х Х Х Х
памяти в регистр R
регистровая DDD
регистр
MVI R Пересылка Байт 2 команды загружается в
00DDD110 В
непосредст- регистр R
(R)←(байт2) непосред- 2 7 2 РС КОП РС+1 регистр Х Х Х Х Х Х Х Х
венных данных
ственная DDD
в регистр
MVI M Пересылка Байт 2 команды пересылается в

HBA=(H)
LBA=(L)
00110110 В *Из ВХ – вре-
непосредст- ЯП с адресом в регистрах H, L
[(H)(L)]←(байт2) непосред- 3 10 2 РС КОП РС+1 регистр регист- Х Х Х Х Х менное
венных данных
ственная ВХ ра ВХ хранение
в память
LXI B Загрузка Байт 3 команды загружается в
00000001 В В
непосредст- регистр В.
(B)←(байт3) непосред- 3 10 3 РС КОП РС+1 регистр РС+2 регистр Х Х Х Х Х Х
венная пары Байт 2 команды загружается в
(C)←(байт2) ственная С В
регистров В, С регистр С.
LXI D Загрузка Байт 3 команды загружается в
00010001 В В
непосредст- регистр D.
(D)←(байт3) непосред- 3 10 3 РС КОП РС+1 регистр РС+2 регистр Х Х Х Х Х Х
венная пары Байт 2 команды загружается в
(E)←(байт2) ственная Е D
регистров D, E регистр E.
LXI H Загрузка Байт 3 команды загружается в
00100001 В В
непосредст- регистр H.
(H)←(байт3) непосред- 3 10 3 РС КОП РС+1 регистр РС+2 регистр Х Х Х Х Х Х
венная пары Байт 2 команды загружается в
(L)←(байт2) ственная L H
регистров H, L регистр L.
LXI SP Загрузка Байт 3 команды загружается в
00110001
непосредст- регистр SPH. Для Для
(SPH)←(байт3) непосред- 3 10 3 РС КОП РС+1 РС+2 Х Х Х Х Х Х
венная указа- Байт 2 команды загружается в SPL SPH
(SPL)←(байт2) ственная
теля стека регистр SPL.
STAX B Косвенная Копия содержимого аккумулятора
запись в пересылается в ЯП с адресом в
HBA=(B)
LBA=(C)
[(B)(C)]←(A) 00000010 *Из
память содер- регистрах В, С.
косвенная 2 7 1 РС КОП аккуму- Х Х Х Х Х Х Х Х
жимого аккуму-
регистровая лятора
лятора по
регистрам В, С
LDAX B Косвенная за- Копия содержимого ЯП с адресом
HBA=(D) HBA=(В)
LBA=(E) LBA=(С)

00001010 В
грузка аккуму- в регистрах В, С загружается в
(A)←[(B)(C)] косвенная 2 7 1 РС КОП аккуму- Х Х Х Х Х Х Х Х
лятора по аккумулятор
регистровая лятор
регистрам В, С
LDAX D Косвенная за- Копия содержимого ЯП с адресом
00011010 В
грузка аккуму- в регистрах D, E загружается в
(A)←[(D)(E)] косвенная 2 7 1 РС КОП аккуму- Х Х Х Х Х Х Х Х
лятора по аккумулятор
регистровая лятор
регистрам D, E
STA Непосредст- Копия содержимого аккумулятора
HBA=(W)
*Из
LBA=(Z)
венная запись пересылается в ЯП с адресом, В В
[(байт3) (байт2)]←(A) 00110010 акку-
в память заданным в байтах 2, 3 команды 4 13 3 РС КОП РС+1 регистр РС+2 регистр Х Х Х Х
прямая муля-
содержимого Z W
тора
аккумулятора
Непосредст- Копия содержимого ЯП с адресом, В
HBA=(W)

LDA
LBA=(Z)

В В
венная загрузка заданным в байтах 2, 3 команды, 00111010 акку-
(A) ←[(байт3) (байт2)] 4 13 3 РС КОП РС+1 регистр РС+2 регистр Х Х Х Х
аккумулятора загружается в аккумулятор прямая муля-
Z W
тор
SHLD Непосредст- Копия содержимого регистра L
HBA=(W*)

[(W)(Z)]+1

венная запись пересылается в ЯП с адресом, *Из *Из


LBA=(Z)

[(байт 3)(байт2)]←(L) В В
в память заданным в байтах 2, 3 команды. 00100010 реги- реги-
[(байт 3)(байт2)+1]←(H) 5 16 3 РС КОП РС+1 регистр РС+2 регистр Х Х
содержимого Копия содержимого регистра H прямая стра стра
Z W
регистров H, L пересылается в последующую ЯП. L H

LHLD Непосредст- Копия содержимого регистра ЯП с


HBA=(W*)

В В
[(W)(Z)]+1
LBA=(Z)

венная загрузка адресом, заданным в байтах 2, 3 В В


(L)←[(байт 3)(байт2)] 00101010 ре- ре-
регистров H, L команды, загружается в регистр L. 5 16 3 РС КОП РС+1 регистр РС+2 регистр Х Х
(H)←[(байт 3)(байт2)+1] прямая гистр гистр
Копия содержимого последующей Z W
L H
ЯП загружается в регистр H.
XCHG Обмен данны- Содержимое регистров H, L
ми между меняется с содержимым регистров 11101011
(H)↔(D) 1 4 1 РС КОП Х Х Х Х Х Х Х Х Х Х
регистрами D, E. регистровая
(L)↔(E)
D, E и H, L
Команды пересылки в стек и загрузки из стека
PUSH B Пересылка в Копия содержимого регистра В В М1
стек содержи- пересылается в ЯП с адресом на 1 указа-
11000101 *Из *Из
[(SP)-1] ←(B) мого регистро- меньше содержимого регистра SP. тель
косвенная 3 12 1 РС КОП SP–1 регист- SP–2 регист- Х Х Х Х Х
[(SP)-2] ←(C) вой пары В, С Копия содержимого регистра С стека
регистровая ра В ра С
(SP)←(SP)-2 пересылается в ЯП с адресом на 2 предва-
меньше содержимого регистра SP. ритель-
PUSH D Пересылка в Копия содержимого регистра D но
стек содержи- пересылается в ЯП с адресом на 1 умень-
11010101 *Из *Из шается
[(SP)-1] ←(D) мого регистро- меньше содержимого регистра SP.
косвенная 3 12 1 РС КОП SP–1 регист- SP–2 регист- Х Х Х Х Х на 1
[(SP)-2] ←(E) вой пары D, E Копия содержимого регистра E
регистровая ра D ра E
(SP)←(SP)–2 пересылается в ЯП с адресом на 2
меньше содержимого регистра SP.
PUSH H Пересылка в Копия содержимого регистра H
стек содержи- пересылается в ЯП с адресом на 1
11100101 *Из *Из
[(SP)-1] ←(H) мого регистро- меньше содержимого регистра SP.
косвенная 3 12 1 РС КОП SP–1 регист- SP–2 регист- Х Х Х Х Х
[(SP)-2] ←(L) вой пары H, L Копия содержимого регистра L
регистровая ра H ра L
(SP)←(SP)–2 пересылается в ЯП с адресом на 2
меньше содержимого регистра SP.
PUSH PSW Пересылка в Копия содержимого регистра A
[(SP)-1] ←A стек содержи- пересылается в ЯП с адресом на 1
*Из
[(SP)-2]0 ←(CY) мого аккумуля- меньше содержимого регистра SP.
11110101 *Из реги-
[(SP)-2]2 ←(P) тора и регистра Копия содержимого регистра при-
косвенная 3 12 1 РС КОП SP–1 регист- SP–2 стра Х Х Х Х Х
[(SP)-2]4 ←(AC) признаков знаков (слово состояний флагов)
регистровая ра A призна-
[(SP)-2]6 ←(Z) пересылается в ЯП с адресом на 2
ков
(SP)←(SP)–2 меньше содержимого регистра SP.
[(SP)-2]1 ←(V) Формат слова состояний
[(SP)-2]3 ←(O) D7 D6 D5 D4 D3 D2 D1 D0
[(SP)-2]5 ←(AS) S Z AS AC O P V CY
[(SP)-2]7 ←(S)
Код Состояние выводов AD0…AD7 по циклам Изме- Примечания

Количество
Количество
Количество
команды М1 М2 М3 М4 М5 няе-

байтов
циклов

тактов
### мые

Данные

Данные

Данные

Данные

Данные
Адрес

Адрес

Адрес

Адрес

Адрес
Условное Наименование Содержание команды Вид флаги
обозначение команды адресации усло-
команды вий
POP B Загрузка из стека Копия содержимого ЯП с адре- В М3 происхо-
пары регистров сом, содержащимся в регистре дит последую-
(C)←(SP) В, С SP, загружается в регистр С. 11000001 В В щее увеличе-
(B)←[(SP)+1] Копия содержимого ЯП с адре- косвенная 3 10 1 РС КОП SP регистр SP+1 регистр Х Х Х Х Х ние указателя
(SP)←(SP)+2 сом на 1 больше содержимого регистровая С В стека на 1
регистра SP загружается в
регистр В.
POP D Загрузка из стека Копия содержимого ЯП с адре-
пары регистров сом, содержащимся в регистре
(E)←(SP) D, E SP, загружается в регистр E. 11010001 В В
(D)←[(SP)+1] Копия содержимого ЯП с адре- косвенная 3 10 1 РС КОП SP регистр SP+1 регистр Х Х Х Х Х
(SP)←(SP)+2 сом на 1 больше содержимого регистровая E D
регистра SP загружается в
регистр D.
POP H Загрузка из стека Копия содержимого ЯП с адре-
пары регистров сом, содержащимся в регистре
(L)←(SP) H, L SP, загружается в регистр L. 11100001 В В
(H)←[(SP)+1] Копия содержимого ЯП с адре- косвенная 3 10 1 РС КОП SP регистр SP+1 регистр Х Х Х Х Х
(SP)←[(SP)+2] сом на 1 больше содержимого регистровая L H
регистра SP загружается в
регистр H.
POP PSW Загрузка из стека Копия содержимого ЯП с адре-
(CY)←(SP)0 аккумулятора и сом, содержащимся в регистре
(V)←(SP)1 регистра призна- SP, загружается в регистр Z,
(P)←(SP)2 ков признаков. S,
В
(O)←(SP)3 Копия содержимого ЯП с адре- 11110001 В P,
регистр
(AC)←(SP)4 сом на 1 больше содержимого косвенная 3 10 1 РС КОП SP SP+1 регистр Х Х Х Х CY,
призна-
(AS)←(SP)5 регистра SP загружается в регистровая А AC,
ков
(Z)←(SP)6 регистр А. AS,
S←(SP)7 V
(A)←[(SP)+1]
(SP)←[(SP)+2]
XTHL Обмен между Содержимое регистра L обмени-
регистром вается с содержимым ЯП, адрес
(L)←(SP) верхнего уровня которой определён содержимым *Из *Из
В В
(H)←[(SP)+1] стека и регист- регистра SP. 11100011 реги- реги-
5 16 1 РС КОП SP регистр SP+1 регистр SP+1 SP Х
рами H, L Содержимое регистра Н регистровая стра стра
L H
обменивается с содержимым ЯП, Н L
адрес которой на 1 больше
содержимого регистра SP.
SPHL Пересылка Копия содержимого регистров H,
содержимого L пересылается в регистр SP 11111011
1 6 1 РС КОП
(SP)← (H)(L) регистров H, L в регистровая
указатель стека
Команды ветвления
Переход : непосредст- Если переход,
(РС)←(байт3)(байт2)
венная то адресом сле-
JMP Безусловный Управление передаётся коман- В В дующей коман-
де, адрес которой задаётся регистр регистр ды является ад-
11000011 3 10 3 РС КОП РС+1 SP+2 Х Х Х Х Х рес перехода,
байтом 2 и байтом 3 команды Z W
(адрес перехода) (адрес (адрес записанный в
Если: Если проверяемое условие перехо- пере- течение М2, М3
JC перенос (CY=1) выполнено, то управление 11011010 2/3 7/10 да) хода) в регистры W,Z.
JNC не перенос(CY=0) передаётся команде, адрес 11010010 Если перехода
JZ нуль (Z=1) которой задаётся байтом 2 и 11001010 нет, то цикл М3
байтом 3 команды (адрес отсутствует, при
JNZ не нуль (Z=0) 11000010
перехода). этом после вы-
JP плюс (S=0) 11110010
Если проверяемое условие не полнения цикла
JM минус (S=1) 11111010 М2 программ-
выполнено, то выполняется
JPE чётно (Р=1) 11101010 ный счётчик уве-
следующая команда.
JPO нечётно (Р=0) 11100010 личивается на 2.
PCHL Пересылка Копия содержимого регистра H
содержимого пересылается в старшие 8
(PCH)←(H) регистров H, L в разрядов регистра РС. 11101001
1 6 1 РС КОП Х Х Х Х Х Х Х Х Х
(PCL)←(L) счётчик команд Копия содержимого регистра L регистровая
пересылается в младшие 8
разрядов регистра РС.
Команды переходов к подпрограммам
[(SP)-1]←(PCH) Переход к непосредст-
[(SP)-2]←(PCL) подпрограмме : венная и
(SP)←(SP)–2 косвенная
(PC)←(байт3)(байт2) регистровая
CALL Безусловный 8 старших разрядов адреса Если переход,
следующей команды (адрес то адресом сле-
возврата) пересылаются в ЯП, 11001101 5 18 3 РС КОП РС+1 В РС+2 В SP–1 *Адрес SP–2 *Адрес Х дующей коман-
адрес которой на 1 меньше регистр регистр воз- воз- ды является ад-
содержимого регистра SP. Z W врата врата рес перехода,
Если: Если проверяемое условие (адрес (адрес (PCH) (PCL) записанный в
CC перенос (CY=1) выполнено, то 8 старших разря- 11011100 2/5 9/18 пере- пере- течение М2, М3
CNC не перенос(CY=0) дов адреса следующей команды 11010100 хода) хода) в регистры W,Z.
CZ нуль (Z=1) (адрес возврата) пересылаются в 11001100 Если перехода
CNZ не нуль (Z=0) ЯП, адрес которой на 1 меньше 11000100 нет, то циклы
содержимого регистра SP,. М3, М4, М5
CP плюс (S=0) 11110100
8 младших разрядов адреса отсутствуют, при
CM минус (S=1) 11111100
следующей команды (адрес этом после вы-
CPE чётно (Р=1) 11101100 полнения цикла
возврата) пересылаются в ЯП,
CPO нечётно (Р=0) адрес которой на 2 меньше 11100100 М2 программ-
содержимого регистра SP. ный счётчик уве-
Управление передаётся команде, личивается на 2.
адрес которой задаётся байтом 2
и байтом 3 команды (адрес
перехода).
Если проверяемое условие не
выполнено, то выполняется
следующая команда.
Команды возвратов
(PCL)←[(SP)] Возврат:
(PCH)←[(SP)+1] косвенная
(SP)←(SP)+2 регистровая

RET Безусловный Копия содержимого ЯП, адрес Если возврат, то


Для
которой задан содержимым Для адресом сле-
PCH
регистра SP, загружается в PCL дующей коман-
11001001 3 10 1 РС КОП SP SP+1 (адрес X X X X Х
младшие 8 разрядов РС. (адрес ды является ад-
возвра-
Копия содержимого ЯП, адрес та) рес возврата,
та)
которой на 1 больше содержи- записанный в
Код Состояние выводов AD0…AD7 по циклам Изме- Примечания

Количество
Количество
Количество
команды М1 М2 М3 М4 М5 няе-

байтов
циклов

тактов
### мые

Данные

Данные

Данные

Данные

Данные
Адрес

Адрес

Адрес

Адрес

Адрес
Условное Наименование Содержание команды Вид флаги
обозначение команды адресации усло-
команды вий
мого регистра SP, загружается в течение М2, М3 в
старшие 8 разрядов РС. регистр PC.
Содержимое регистра SP Если возврата нет, то
увеличивается на 2. циклы
Если: Если проверяемое условие вы- М2, М3 отсутствуют.
RC перенос (CY=1) полнено, то копия содержимого 11011100 1/3 6/12 1 РС КОП SP Для SP+1 Для Х Х Х Х Х При выполнении
RNC не перенос(CY=0) ЯП, адрес которой задан одер- 11010100 PCL PCH цикла М3 происходит
RZ нуль (Z=1) жимым регистра SP, загружается 11001100 (адрес (адрес последующее увели-
RNZ не нуль (Z=0) в младшие 8 разрядов РС. 11000100 возвра- возвра- чение указателя стека
RP плюс (S=0) Копия содержимого ЯП, адрес 11110100 та) та) на 1.
которой на 1 больше содержимо-
RM минус (S=1) 11111100
го регистра SP, загружается в
RPE чётно (Р=1) 11101100
старшие 8 разрядов РС.
RPO нечётно (Р=0) Содержимое регистра SP 11100100
увеличивается на 2.
Если проверяемое условие не
выполнено, то выполняется
следующая команда.
Команды повторного запуска
RST Повторный Старшие 8 разрядов адреса КОП *Адрес *Адрес При выполнении
запуск (старт следующей команды (адрес 11ААА111 3 12 1 РС (с SP–1 возвра- SP–2 воз- X X X X Х цикла М1 указатель
[(SP)-1]←(PCH) процессора с возврата) пересылаются в ЯП, косвенная кодом та врата стека предварительно
[(SP)-2]←(PCL) нового адреса с адрес которой на 1 меньше регистровая адре- (PCH) (PCL) уменьшается на 1.
SP←(SP)–2 запоминанием содержимого регистра SP. са)
(PC)←8(AAA) предыдущего) Младшие 8 разрядов адреса
Адрес следующей
следующей команды (адрес
возврата) пересылаются в ЯП, команды :
адрес которой на 2 меньше 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
содержимого регистра SP. 0 0 0 0 0 0 0 0 0 0 А А А 0 0 0
Содержимое регистра SP
уменьшается на 2.
Управление передаётся команде,
адрес которой может быть один
из восьми ААА.
Команды ввода-вывода
IN Ввод данных Данные из порта, адрес которого

HBA=LBA HBA=LBA
(A)←(данные) задан в байте 2 команды, В
11011011

=АП
загружаются в регистр 3 10 2 РС КОП РС+1 АП реги- Х Х Х Х Х АП–адрес порта
прямая
стр А

OUT Вывод данных Данные из регистра А пересыла-


(данные)←(A) ются в порт, адрес которого Из
11010011

=АП
определён байтом 2 команды 3 10 2 РС КОП РС+1 АП реги- Х Х Х Х Х АП–адрес порта
прямая
стра А

Команды инкрементирования-декрементирования
INR R Увеличение Содержимое регистра R увели-
00DDD100 Z, S,
(R)←(R)+1 содержимого чивается на 1 1 4 1 РС КОП Х Х Х Х Х Х Х Х Х
регистровая P,
регистра на 1
AC,
DCR R Уменьшение Содержимое регистра R умень- V,
00DDD101
(R)←(R)–1 содержимого шается на 1 1 4 1 РС КОП Х Х Х Х Х Х Х Х Х
регистровая AS
регистра на 1
INR M Увеличение Содержимое ЯП с адресом в *инкре
HBA=(H) HBA=(H)

HBA=(H) HBA=(H)
LBA=(L) LBA=(L)

LBA=(L) LBA=(L)

00110100 инкре-
[(H)(L)]←[(H)(L)]+1 содержимого регистрах H, L увеличивается менти-
косвенная 3 10 1 РС КОП менти- Х Х Х Х Z, S, Х
памяти на 1 на 1 руе-
регистровая руемые P,
мые
AC,
DCR M Уменьшение Содержимое ЯП с адресом в *декре
00110101 декре- V,
[(H)(L)]←[(H)(L)]–1 содержимого регистрах H, L уменьшается менти-
косвенная 3 10 1 РС КОП менти- Х Х Х Х AS Х
памяти на 1 на 1 руе-
регистровая руемые
мые
Увеличение на 1 Увеличивается на 1
регистровая
содержимого: содержимое:
INX B регистровой регистровой пары В, С
(B)(C)←(B)(C)+1 пары В, С 00000011 1 6 1 РС КОП Х Х Х Х Х Х Х Х AS Х

INX D регистровой регистровой пары D, E


00010011
(D)(E)←(D)(E)+1 пары D, E
INX H регистровой регистровой пары H, L
00100011
(H)(L)←(H)(L)+1 пары H, L
INX SP указателя стека регистра SP
00110011
(SP)←(SP)+1
Уменьшение на 1 Увеличивается на 1
регистровая
содержимого: содержимое:
DCX B регистровой регистровой пары В, С
(B)(C)←(B)(C)–1 пары В, С 00001011 1 6 1 РС КОП Х Х Х Х Х Х Х Х AS Х
DCX D регистровой регистровой пары D, E
00011011
(D)(E)←(D)(E)–1 пары D, E
DCX H регистровой регистровой пары H, L
00101011
(H)(L)←(H)(L)–1 пары H, L
DCX SP указателя стека регистра SP
00111011
(SP)←(SP)–1
Команды арифметического сложения
ADD R Сложение Копия содержимого регистра R
(A)←(A)+(R) содержимого складывается с содержимым
10000SSS
регистра с аккумулятора. 1 4 1 РС КОП Х Х Х Х Х Х Х Х Z, S, Х
регистровая
содержимым Результат сложения помещается P,
аккумулятора в аккумулятор. CY,
ADC R Сложение Копия содержимого регистра R и AC,
(A)←(A)+(R)+(CY) содержимого содержимое флага переноса CY V,
регистра с складываются с содержимым 10001SSS AS
содержимым аккумулятора. регистровая
аккумулятора с Результат сложения помещается
переносом в аккумулятор.
ADD M Сложение Копия содержимого регистра ЯП
выбираемых из с адресом в регистрах H, L
HBA=(H)
LBA=(L)

(A)←(A)+[(H)(L)] 10000110
памяти данных с складывается с содержимым Из
косвенная 2 7 1 РС КОП Х Х Х Х Х Х Х
содержимым аккумулятора. Результат сложе- памяти Z, S,
регистровая P,
аккумулятора ния помещается в аккумулятор.
CY,
ADC M Сложение Копия содержимого регистра ЯП AC,
(A)←(A)+[(H)(L)]+(CY) выбираемых из с адресом в регистрах H, L и V,
памяти данных с содержимое флага переноса CY 10001110 AS
содержимым складывается с содержимым косвенная
аккумулятора с аккумулятора. Результат сложе- регистровая
переносом ния помещается в аккумулятор.
Код Состояние выводов AD0…AD7 по циклам Изме- Примечания

Количество
Количество
Количество
команды М1 М2 М3 М4 М5 няе-

байтов
циклов

тактов
### мые

Данные

Данные

Данные

Данные

Данные
Адрес

Адрес

Адрес

Адрес

Адрес
Условное Наименование Содержание команды Вид флаги
обозначение команды адресации усло-
команды вий
ADI Сложение Байт 2 команды складывается с
(A)←(A)+(байт 2) непосредствен- содержимым аккумулятора. 11000110
Из
ных данных с Результат сложения помещается непосредст- 2 7 2 РС КОП РС+1 Х Х Х Х Х Х Z, S, Х
памяти
содержимым в аккумулятор. венная P,
аккумулятора CY,
ACI Сложение непос- Байт 2 команды и содержимое AC,
(A)←(A)+(байт 2)+(CY) редственных дан- флага переноса CY складывает- 11001110 V,
ных с содержи- ся с содержимым аккумулятора. непосредст- AS
мым аккумулято- Результат сложения помещается венная
ра с переносом в аккумулятор.
С содержимым регистровой пары В машинных циклах
Сложение с
H, L складывается копия содер- М2, М3 сигнал EWRA
содержимым
жимого регистровой пары (РП) имеет низкий уро-
регистровой регистровая 3 10 1 РС КОП РС+1 Х РС+1 Х Х Х Х Х CY, V
или указателя стека (УС). вень, а шины данных
пары H, L
Результат сложения помещается находятся в третьем
содержимого:
в регистровую пару H, L.. состоянии.
DAD B регистровой РП=В, С Адрес следующей
00001001
(H)(L)←(H)(L)+(B)(C) пары В, С команды РС+1
DAD D регистровой РП= D, E
00011001
(H)(L)←(H)(L)+(D)(E) пары D, E
DAD H регистровой РП= H, L
00101001
(H)(L)←(H)(L)+(H)(L) пары H, L
DAD SP указателя стека УС
00111001
(H)(L)←(H)(L)+(SP)
Команды арифметического вычитания
SUB R Вычитание Копия содержимого регистра R
(A)←(A)–(R) содержимого вычитается из содержимого
10010SSS
регистра из аккумулятора. 1 4 1 РС КОП Х Х Х Х Х Х Х Х Z, S, Х
регистровая
содержимого Результат вычитания помещает- P,
аккумулятора ся в аккумулятор. CY,
SBB R Вычитание Копия содержимого регистра R и AC,
(A)←(A)-(R)-(CY) содержимого содержимое флага переноса CY V,
регистра из вычитаются из содержимого 10011SSS AS
содержимого аккумулятора. регистровая
аккумулятора с Результат вычитания помещает-
заёмом ся в аккумулятор.
SUB M Вычитание Копия содержимого ЯП с адре-

HBA=(H)
LBA=(L)
(A)←(A)-(H)(L) выбираемых из сом в регистрах H, L вычитается 10010110
Из
памяти данных из из содержимого аккумулятора. косвенная 2 7 1 РС КОП Х Х Х Х Х Х Z, S, Х
памяти
содержимого Результат вычитания помещает- регистровая P,
аккумулятора ся в аккумулятор. CY,
SBB M Вычитание Копия содержимого ЯП с адре- AC,
(A)←(A)–[(H)(L)]–(CY) выбираемых из сом в регистрах H, L и содержи- V,
памяти данных из мое флага переноса CY вычита- 10011110 AS
содержимого ются из содержимого аккумуля- косвенная
аккумулятора с тора. регистровая
заёмом Результат вычитания помещает-
ся в аккумулятор.
SUI Вычитание Байт 2 команды вычитается из
(A)←(A)–(байт 2) непосредствен- содержимого аккумулятора. 11010110
Из
ных данных из Результат вычитания помещает- непосредст- 2 7 1 РС КОП РС+1 Х Х Х Х Х Х Z, S, Х
памяти
содержимого ся в аккумулятор. венная P,
аккумулятора CY,
SBI Вычитание Байт 2 команды и содержимое AC,
(A)←(A)-(байт 2)–(CY) непосредствен- флага переноса CY вычитаются V,
11011110
ных данных из из содержимого аккумулятора. AS
непосредст-
содержимого Результат вычитания помещает-
венная
аккумулятора с ся в аккумулятор.
заёмом
Команды логических операций
Над содержи- Копия содержимого регистра R
мым регистра и подвергается операции (ОП) с Z, S,
содержимым содержимым аккумулятора. P,
аккумулятора Результат операции помещается CY,
регистровая 1 4 1 РС КОП Х Х Х Х Х Х Х Х Х
проводится в аккумулятор. Флаги переноса AC,
операция : CY, вспомогательного переноса V,
АС, нуля Z сбрасываются (сбр) AS
или устанавливаются (уст).
ANA R «логическое И» ОП «логическое И» 10100SSS
(A)←(A)/\(R) CY сбр, АС уст.
XRA R «исключающее ОП «исключающее ИЛИ» 10101SSS
(A)←(A)–(R) ИЛИ» CY сбр, АС уст.
ORA R «логическое ОП «логическое ИЛИ» 10110SSS
(A)←(A)\/(R) ИЛИ» CY сбр, АС сбр.
CMP R Сравнение ОП вычитания из копии содер-
(A)–(R) жимого аккумулятора. Содержи-
мое регистра и аккумулятора не
10111SSS
меняются. Флаги условий
устанавливаются как при вычи-
тании. Z уст, если (A)=(R). CY
уст, если (A)<(R).
ANA M Операция Копия содержимого ЯП с адре-
(A)←(A)/\[(H)(L)] «логическое И» сом в регистрах H, L подвергает-
над выбираемы- ся операции «логическое И» с
HBA=(H)
LBA=(L)

ми из памяти содержимым аккумулятора. 10100110


Из
данными и Результат операции помещается косвенная 2 7 1 РС КОП Х Х Х Х Х Х Z, S, Х
памяти
содержимым в аккумулятор. Флаг переноса CY регистровая P,
аккумулятора сбрасывается, флаг вспомога- CY,
тельного переноса АС устанав- AC,
ливается. V,
XRA M Операция Копия содержимого ЯП с адре- AS
(A)←(A) -\/- [(H)(L)] «исключающее сом в регистрах H, L подвергает-
ИЛИ» над ся операции «исключающее
выбираемыми из ИЛИ» с содержимым аккумуля- 10101110
памяти данными тора. Результат операции косвенная
и содержимым помещается в аккумулятор. Флаг регистровая
аккумулятора переноса CY и флаг вспомога-
тельного переноса АС сбрасыва-
ется.
Код Состояние выводов AD0…AD7 по циклам Изме- Примечания

Количество
Количество
Количество
команды М1 М2 М3 М4 М5 няе-

байтов
циклов

тактов
### мые

Данные

Данные

Данные

Данные

Данные
Адрес

Адрес

Адрес

Адрес

Адрес
Условное Наименование Содержание команды Вид флаги
обозначение команды адресации усло-
команды вий
ORA M Операция Копия содержимого ЯП с адре-
(A)←(A)\/[(H)(L)] «логическоеИЛИ» сом в регистрах H, L подвергает-
над выбираемы- ся операции «логическое ИЛИ» с
10110110
ми из памяти содержимым аккумулятора.
косвенная
данными и Результат операции помещается
регистровая
содержимым в аккумулятор. Флаг переноса
аккумулятора CY и флаг вспомогательного
переноса АС сбрасывается.
CMP M Сравнение Копия содержимого ЯП с адре-
(A) – [(H)(L)] выбираемых из сом в регистрах H, L вычитается
памяти данными из содержимого аккумулятора.
с содержимым Содержимое аккумулятора не
10111110
аккумулятора меняется. Флаги условий уста-
косвенная
навливаются как при вычитании.
регистровая
Флаг нуля Z устанавливается,
если (A)=[(H)(L)]. Флаг переноса
CY устанавливается, если
(A)<[(H)(L)].
ANI Операция Байт 2 команды подвергается
(A)←(A)/\(байт 2) «логическое И» операции «логическое И» с
над непосредст- содержимым аккумулятора.
11100110
венными данны- Результат операции помещается Из
непосредст- 2 7 2 РС КОП РС+1 Х Х Х Х Х Х Z, S, Х
ми и содержи- в аккумулятор. Флаг переноса памяти
венная P,
мым аккумулято- CY сбрасывается. Флаг вспомо-
CY,
ра гательного переноса АС не
AC,
устанавливается.
V,
XRI Операция Байт 2 команды подвергается AS
(A)←(A) -\/- (байт 2) «исключающее операции «исключающееИЛИ» с
ИЛИ» над содержимым аккумулятора. 11101110
непосредствен- Результат операции помещается непосредст-
ными данными и в аккумулятор. Флаг переноса венная
содержимым CY и флаг вспомогательного
аккумулятора переноса АС сбрасываются.
ORI Операция Байт 2 команды подвергается
(A)←(A)\/(байт 2) «логическоеИЛИ» операции «логическое ИЛИ» с
над непосредст- содержимым аккумулятора. 11110110
венными данны- Результат операции помещается непосредст-
ми и содержи- в аккумулятор. Флаг переноса венная
мым аккумулято- CY и флаг вспомогательного
ра переноса АС сбрасываются.
CPI Сравнение Байт 2 команды вычитается из
(A) – (байт 2) непосредствен- содержимого аккумулятора.
ных данных с Флаги условий устанавливаются
11111110
содержимым как при вычитании.
непосредст-
аккумулятора Флаг нуля Z устанавливается,
венная
если (A)=(байт 2).
Флаг переноса CY устанавлива-
ется, если (A)<(байт 2).
Команды циклических сдвигов
RLC Циклический Содержимое аккумулятора
(An+1)←(An) сдвиг влево циклически сдвигается влево.
содержимого Флаг переноса CY и младший
(A0)←(A7) 00000111 1 4 1 РС КОП Х Х Х Х Х Х Х Х CY, Х
(CY)←(A7) аккумулятора разряд аккумулятора устанавли-
V
ваются равными содержимому
старшего разряда аккумулятора
RRC Циклический Содержимое аккумулятора
(An)←(An+1) сдвиг вправо циклически сдвигается вправо.
(A7)←(A0) содержимого Флаг переноса CY и старший
00001111
(CY)←(A0) аккумулятора разряд аккумулятора устанавли-
ваются равными содержимому
младшего разряда аккумулятора
RAL Циклический Содержимое аккумулятора
(An+1)←(An) сдвиг влево циклически сдвигается влево.
(CY)←(A7) содержимого Младший разряд аккумулятора
(A0)←(CY) аккумулятора с устанавливается равным содер-
00010111
использованием жимому флага переноса CY.
переноса Флаг переноса CY устанавлива-
ются равными содержимому
старшего разряда аккумулятора
RAR Циклический Содержимое аккумулятора
(An)←(An+1) сдвиг вправо циклически сдвигается вправо.
(CY)←(A0) содержимого Старший разряд аккумулятора
(A7)←(CY) аккумулятора с устанавливается равным содер-
00011111
использованием жимому флага переноса CY.
переноса Флаг переноса CY устанавлива-
ются равными содержимому
младшего разряда аккумулятора
Специальные команды
CMA Дополнение Содержимое аккумулятора
содержимого дополняется
_________

(A)←(A) 00101111 1 4 1 РС КОП Х Х Х Х Х Х Х Х Х Х


аккумулятора
STC Установка в «1» Флаг переноса CY устанавлива-
(CY)←1 признака перено- ется 00110111 CY
са
CMC Дополнение со- Флаг переноса CY дополняется
держимого приз-
_______________

(CY)←(CY) 00111111 CY
нака переноса
DAA Коррекция 8-разрядное содержимое аккуму- Z, S,
десятичная лятора используется для созда- P,
содержимого ния двух 4-разрядных чисел в 00100111 CY,
аккумулятора двоично-десятичном коде AC,
следующим образом : V,
а) если величина младшего полубайта аккумулятора больше 9 или если флаг вспомогательного переноса АС установ- AS
лен, то двоичное число 6 прибавляется к содержимому младшего полубайта аккумулятора;
б) если величина старшего полубайта аккумулятора больше 9 или если флаг переноса CY установлен, то двоичное
число 6 прибавляется к содержимому старшего полубайта аккумулятора.
Команды управления
EI Разрешение Разрешается работа системы
прерывания прерываний. Устанавливается 11111011 1 4 1 РС КОП Х Х Х Х Х Х Х Х Х Х
флаг разрешения прерываний IE
DI Запрещение Запрещается работа системы
прерывания прерываний. Сбрасывается флаг 11110011
разрешения прерываний IE
NOP Нет операции Никаких операций не выполняет-
ся. Регистры и флаги не изменя-
00000000
ются.
Код Состояние выводов AD0…AD7 по циклам Изме- Примечания

Количество
Количество
Количество
команды М1 М2 М3 М4 М5 няе-

байтов
циклов

тактов
### мые

Данные

Данные

Данные

Данные

Данные
Адрес

Адрес

Адрес

Адрес

Адрес
Условное Наименование Содержание команды Вид флаги
обозначение команды адресации усло-
команды вий
HLT Останов Процессор останавливается.
Регистры и флаги не изменяют-
ся. Последующий запуск процес-
01110110 1 5 1 РС КОП РС+1 Х Х Х Х Х Х Х Х Х
сора возможен только через
прерывания или начальную
установку
RIM Чтение масок Содержимое внутренних флагов, 1. Разряды 0…2
прерывания масок прерывания, состояние отражают содер-
входов прерывания и линии 00100000 1 4 1 РС КОП Х Х Х Х Х Х Х Х Х жимое регистра
последовательных данных масок прерыва-
загружается в аккумулятор. ний INR2, INR3,
Содержимое аккумулятора INR4.
после выполнения команды
2. Если содержимое разряда 3 равно «1», то система прерываний
7 6 5 4 3 2 1 0
включена, т. е. прерывания INR1, INR2, INR3, INR4 действуют(если
RCD INR4 INR3 INR2 IE MINR4 MINR3 MINR2 соответствующие маски сброшены).
Если содержимое разряда 3 равно «0», то система прерываний вы-
Маски прерываний
ключена, т. е. прерывания (кроме INR5) не действуют.
Флаг разрешения прерываний
Состояние входов прерываний INR4, INR3, INR2 3. Разряды 4…6 отражают состояние входов INR4, INR3, INR2.
Содержание линии последовательного ввода 4. Разряд 7 отражает состояние входа RCD.

Оценить