Академический Документы
Профессиональный Документы
Культура Документы
Таблица 1.1
Аргументы Ф У Н К Ц И Я
Х1 х2 Х И ИЛИ НЕ ИЛИ- И-НЕ Исключающее
НЕ ИЛИ
0 0 0 0 0 1 1 1 0
0 1 1 0 1 0 0 1 1
1 0 0 0 1 1 0 1 1
1 1 1 1 1 0 0 0 0
у = х1 х2 = х1 х2 (1.1)
у = х1 V х2= х1 + х2 (1.2)
и читается как у ЕСТЬ х1 ИЛИ х2 . Функциональное обозначение логического элемента,
реализующего операцию ИЛИ, приведено на рис.1.1, г.
Логическая операция ОТРИЦАНИЕ (НЕ). ОТРИЦАНИЕМ (инверсией)
называется логическая операция, при выполнении которой формируется булева функция
от одного аргумента, которая истинна только тогда, когда аргумент ложен, и ложна
только тогда, когда аргумент истинен. Таблица истинности операции ОТРИЦАНИЕ
представлена в табл. 1.1. Операция ОТРИЦАНИЕ записывается в виде
–
у = х (1.3)
y = X 1 V X2 y = X 1 X2
X1 1 X1 &
X2 X2
a) б)
Левая часть табл. 1.2 содержит аксиомы и теоремы для операций ИЛИ, а в правой
собраны соответствующие аксиомы и теоремы для операций И. Все эти теоремы можно
доказать, используя таблицы истинности основных логических операций (см. табл. 1.1).
Таблица 1.10
Десятичные Десятичные
Первичные Первое эквиваленты Первичные Второе эквиваленты
импликанты склеивание склеиваемых импликанты склеивание склеиваемых
конъюнкций конъюнкций
000х (0,1) * v (0,1;2,3)
00х0 (0,2) * v c 00хх (0,2;1,3) -
0х00 (0,4) * v (0,4;8,12)
х000 (0,8) * v d хх00 (0,8;4,12) -
00х1 (1,3) * v
001х (2,3) * v
х100 (4,12) * v
1х00 (8,12) * v
0х11 (3,7) * v (3,7;11,15)
х011 (3,11) * v e хх11 (3,11;7,15) -
a 110х (12,13)* -
х111 (7,15) * v
1х11 (11,15)* v
b 11х1 (13,15)* -
Таблица 1.11
Первичные Исходные термы
импликанты 0000 0001 0010 0011 0100 0111 1000 1011 1100 1101 1111
110х v v
11х1 v v
00хх v v v v
хх00 v v v v
хх11 v v v v
4. Если в каком-либо из столбцов табл.1.11 имеется только одна метка, то первичная импликанта в
соответствующей строке является существенной, так как без нее не будет получено все множество
заданных минтермов. В нашем примере имеется три существенных импликанты, которые в
табл.1.11 выделены:
–– – –
00хх = x4 x3 ; хх00 = x2 x1 ; хх11 = x2 x1 .
5. Выбираем минимальное покрытие. С этой целью к существенным импликантам добавляем те из
оставшихся первичных импликант, которые обеспечивают совместное покрытие хотя бы одной
меткой каждого из столбцов табл.1.11. В рассматриваемом примере минимальная ДНФ может
быть записана в виде
–– – –
f (x4 x3 x2 x1 ) = x4 x3 x1 v x4 x3 v x2 x1 v x2 x1 ,
или
– –– – –
f (x4 x3 x2 x1 ) = x4 x3 x2 v x4 x3 v x2 x1 v x2 x1 .
01 1 1
*
11 1 1
*
10
* *
y= x x 4 3
x x x
4 2 1
xxx
4 3 1
где десятичная точка разделяет целую часть от дробной части числа N. Цифра bi
представляет i-й разряд числа N. Для вычисления значения числа N следует прибегнуть к
равенству
или
n −1
N(q) = b q
i =− m
i
i ( 2 .2 )
392.46(10)=3102+9101+2100+410-1+610-2.
Пусть задано двоичное число 101010.11. Тогда, согласно формуле (2.3), имеем:
101010.11(2)=125+024+123+022+121+020+12-1+12-2=42.75(10). (2.4)
100001000(2)=128+123=264(10).
Преобразование десятичной дроби в двоичную систему счисления выполняется
следующим образом :
1. Дробное число умножается на два;
2. Полученная в результате умножения на два целая часть отделяется от дробной
части;
3. Полученная на шаге 2 дробная часть рассматривается как множимое и
выполняется переход к шагу 1. Последовательное умножение на два завершается когда
дробная часть оказывается нулевой либо когда получено количество двоичных цифр
удовлетворяющее требуемой (заданой) точности. Двоичное представление числа будет
состоять из цифр, которые представляют целые части полученные на шаге два, причем
запись этих цифр производится в том порядке в каком они были получены.
Приведем конкретный пример. Пусть задана десятичная дробь 0.53125.
0.10001(2) = 020+12-1+02-2+02-3+02-4+12-5=0.53125(10).
Таблица 2.1.
Восьмеричная Двоичная триада
цифра
0 000
1 001
2 010
3 011
4 100
5 101
6 110
7 111
6 1 0. 2 1 3
110 001 000 . 010 001 011
Значит, 610.213(8)=110001000.010001011(2).
Для преобразования десятичного числа в восьмеричную систему следует
использовать алгоритм преобразования десятичных чисел в двоичные с оговоркой что в
операциях деления и умножения цифру 2 нужно заменить на цифру 8. Приведем пример
преобразования десятичного числа в восьмеричное число. Пусть задано десятичное число
431.625. Преобразование выполняется раздельно для целой части исходного числа
431 : 8 = 53 остаток 7
53 : 8 = 6 остаток 5
6:8=0 остаток 6
Таблица 2.2
Деся- Шестнадца- Двоичная Деся- Шестнадца- Двоичная
тичное теричная тетрада тичное теричная тетрада
число цифра число цифра
0 0 0000 8 8 1000
1 1 0001 9 9 1001
2 2 0010 10 A 1010
3 3 0011 11 B 1011
4 4 0100 12 C 1100
5 5 0101 13 D 1101
6 6 0110 14 E 1110
7 7 0111 15 F 1111
Таблица 2.3.
Десятичная Код Код Десятичная Код Код
цифра 8421 “8421”+3 цифра 8421 “8421”+3
0 0000 0011 5 0101 1000
1 0001 0100 6 0110 1001
2 0010 0101 7 0111 1010
3 0011 0110 8 1000 1011
4 0100 0111 9 1001 1100
3 5 8. 1 9 6 число N в
10-ом виде
0011 0101 1000. 0001 1001 0110 число N в
коде 8421
0 bn - 1 bn - 2 ... b1 b0 ; N 0
Ncd = (2.5)
1 bn - 1 bn - 2 ... b1 b0 ; N 0
Приведем пример представления в прямом коде двоичных чисел со знаком, длина
которых 8 бит (n=7):
N=-17(10) ; Ncd=10010001
N=+40(10) ; Ncd=00101000
n (n-1) 1 0
0 1 ... 1 1
•
1 0 ... 0 0
•
Отсюда следует, что диапазон значений целых чисел в дополнительном коде задается
неравенством:
-2n NCC 2n-1. - мах значение
0 -1 -2 -m
0 1 1 ... 1
•
1 0 0 ... 0
•
-1 NCC 1-2-m.
- min значение
• Представление двоичных чисел в обратном коде: Обратный код положительного
числа совпадает с прямым кодом этого числа. Обратный код отрицательного числа
получается путем инвертирования цифровых разрядов и проставляя 1 в знаковый разряд.
Например, обратный код числа N=-127 есть NCI=10000000. Диапазон значений целых
чисел в обратном коде задается в виде
-(2n-1) NCI 2n-1.
Например, значения 8-разрядного целого числа будут находиться в интервале -127; +127.
В случае дробных чисел, диапазон значений задается неравенством:
-(1-2-m) NCI 1-2-m.
Другой формой представления двоичных чисел является представление с плавающей
точкой. Представление некоторого числа N в форме с плавающей точкой определяется
выражением
e
N = mN 2 , N
(2.7)
где mN и eN соответствуют мантиссе и порядку двоичного числа N. Следовательно, формат
числа с плавающей точкой имеет два поля: одно для мантиссы и другое для порядка. В
соответствии с существующими соглашениями мантисса двоичного числа
представленного в форме с плавающей точкой должна удовлетворять неравенству
1
mN 1. (2.8)
2
Один из стандартных форматов для чисел с плавающей точкой включает 32 разряда
и имеет следующий вид:
разряд: 31 30 . . . 23 22 ... 0
Sgm eN mN
Nmax=(0.111...1)2127=(1-2-23)2127 2127.
перенос: 11
00110 6(10 )
00011 + + 3(10 )
01001 9 (10 )
A-B=A+(-B).
A-B=A+BCC.
При сложении двух чисел в дополнительном коде знаковый разряд и цифровая часть
обрабатываются как единое целое. Результат сложения получается в дополнительном
коде. Если результат суммирования лежит в диапазоне, определяемом разрядностью
обрабатываемых операндов, то полученный результат верный. Докажем это на
следующих примерах.
Пусть заданы два целых числа со знаком A и B. Будем полагать, что их значения
находятся в допустимом диапазоне представления 8-разрядных двоичных операндов.
Кроме того, будем считать что результат суммирования лежит в соответствующем
диапазоне.
Пусть A=+0110100 (52(10)) и B=+1000111(71(10)). Тогда
ACC= 00110100
+
BCC= 01000111
ACC+BCC= 01111011=(A+B)CC
Сумма получена в дополнительном коде и положительна (цифра знака 0).
Полученный результат верный, ибо 01111011(2)=123(10).
Пусть теперь A= -1001100 (-76(10)) и B=+1111111 (127(10)). Представляя исходные
числа в дополнительном коде, получаем:
ACC= 10110100
+
BCC= 01111111
ACC+BCC= 100110011=(A+B)CC
ACC+BCC= 10111010=(A+B)CC
ACC= 11010001
+
BCC= 10110101
ACC+BCC= 110000110=(A+B)CC
Так как сумма чисел A и B лежит в диапазоне допустимых значений, перенос из
знакового разряда игнорируется. Десятичное представление полученной суммы есть:
ACC+BCC= 10001010(A+B)CC
ACC= 11000100
+
BCC= 10111011
1) 2)
Множимое
Множимое
Множитель Схемы И
Множитель Схемы И
Сумматор
Сумматор
3) 4)
Множимое Множимое
Сумматор Сумматор
Множитель Сумматор
0 0 0 0 0 0 0 0 0 0 0
1 0 1 1 1 +А 1 0 0 1 1
0 1 0 0 1 1 0 0 0 0 0
Сдвиг 0 0 1 0 0 1 1 0 0 0 0
Сдвиг 0 1 0 1 1 +А 1 0 0 1 1
0 1 1 1 0 0 1 0 0 0 0
Сдвиг 0 0 1 1 1 0 0 1 0 0 0
Сдвиг 0 0 1 0 1 +А 1 0 0 1 1
1 0 0 0 0 1 0 1 0 0 0
Сдвиг 0 1 0 0 0 0 1 0 1 0 0
Сдвиг 0 0 0 1 0 +0 0 0 0 0 0
0 1 0 0 0 0 1 0 1 0 0
Сдвиг 0 0 1 0 0 0 0 1 0 1 0
Сдвиг 0 0 0 0 1 +А 1 0 0 1 1
0 1 1 0 1 1 0 1 0 1 0
Сдвиг 0 0 1 1 0 1 1 0 1 0 1
Сумматор Цифры
частного
Пробное 0 1 0 0 0
вычитание: 1 0 1 1 0
+(-В)
1 1 1 1 0 0
Сдвиг 1 1 1 0 0
+В 0 1 0 1 0
0 0 1 1 0 0 1
Сдвиг 0 1 1 0 0
+(-В) 1 0 1 1 0
0 0 0 1 0 0 1 1
Сдвиг 0 0 1 0 0
+(-В) 1 0 1 1 0
1 1 0 1 0 0 1 1 0
Сдвиг 1 0 1 0 0
+В 0 1 0 1 0
1 1 1 1 0 0 1 1 0 0
Сдвиг 1 1 1 0 0
+В 0 1 0 1 0
0 0 1 1 0 0 1 1 0 0 1
1
Округление 0 1 1 0 1 0
1. Если аi+bi+сi-1<10, то
ai+3 +bi+3 +сi-1 = аi+3+bi+3+сi-1 = аi+bi+сi-1 +3+3=si +3+3= si+3 +3,
следовательно, результат необходимо скорректировать путем вычитания кода 00112.
2. Если аi+bi+сi-110, то si+3 = аi+bi+сi-1 +3+3, что приведет к возникновению десятичного
переноса, который уносит с собой из данной тетрады на шесть единиц больше.
Следовательно, необходима коррекция результата прибавлением кода 00112.
При сложении в коде Д2 не возникает проблемы сквозного переноса и операция
сложения выполняется в два такта. Это объясняется тем, что если в нескольких тетрадах
сумма до прибавления поправки равна 910=11112, то при поступлении переноса из (i-1)-й
тетрады в i-ю, ее содержимое сбросится в 0 и перенос пойдет в (i+1)ю тетраду в этом же
такте суммирования. В i-ю же тетраду во втором такте
суммирования будет прибавлена поправка +0011. Поэтому коррекция результата
осуществляется потетрадно с блокировкой цепей потетрадных переносов. Таким образом,
в коде Д2 всегда производится коррекция промежуточного результата, полученного путем
сложения цифр слагаемых по правилам двоичной арифметики. При этом, если при
сложении i-x тетрад не возникает переноса, то производится коррекция результата на
величину (-00112). Если же возникает потетрадный перенос, то коррекция результата
тетрады выполняется прибавлением кода 00112. Вычитание кода 00112 заменяется
сложением с кодом 11012.
Пример 1. Сложить числа А=2610 и В=4910.
0101 1001 +
0111 1100
1101 0101 +
1101 0011 коррекция
1010 1000 =7510 (перенос игнорируется)
Пример 2. Сложить числа А=07510 и В=02810.
0011 1010 1000 +
0011 0101 1011
0111 0000 0011 +
1101 0011 0011 коррекция
0100 0011 0110 =10310
2.10.2. Сложение чисел в дополнительном и обратном Д-кодах
Ex.:
843(-2) 441(-2)
x4x3 00 01 11 10
x2x1
00 *
X1 X2 X3 X4 Y1 Y2 Y3 Y4 01 * 1 * 1
0 0 0 0 0 0 0 0 0 11 *
1 0 0 1 1 0 0 1 0 10 1 1 * *
2 0 1 0 1 0 1 0 1
3 0 0 1 0 0 1 1 1
y1 = x2 x1 x2 x1
4 0 1 0 0 0 1 0 0
5 0 1 1 1 1 0 1 0 x4x3 00 01 11 10
x2x1
6 1 0 0 1 1 1 0 1
00 *
7 0 1 1 0 1 1 1 1
01 * *
8 1 0 0 0 1 1 0 0
11 1 1 * 1
9 1 0 1 1 1 1 1 0
10 1 1 * *
y2 = x2
x4x3 00 01 11 10
x2x1
00 1 * 1
01 * 1 * 1
11 * 1
10 1 1 * *
y3 = x4 x3 x2 x2 x1
x4x3 00 01 11 10
x2x1
00 * 1
01 * * 1
11 1 * 1
10 1 * *
y4 = x4 x2 x3
Дешифраторы
Дешифратором или декодером (decoder) чаще всего называют кодирующее устройство, преобразующее
двоичный код в унарный. Из всех m выходов дешифратора активный уровень имеется только на одном, а
именно на том, номер которого равен поданному на вход двоичному числу. На всех остальных выходах
дешифратора уровни напряжения неактивные.
Если декодер имеет n входов, m выходов и использует все возможные наборы входных переменных, то
m= . Такой дешифратор называют полным
Если m дешифратор называют неполным
x3 x2 x1 y0 y1 y2 y3 y4 y5 y6 y7
0 0 0 1 0 0 0 0 0 0 0
0 0 1 0 1 0 0 0 0 0 0
0 1 0 0 0 1 0 0 0 0 0
0 1 1 0 0 0 1 0 0 0 0
1 0 0 0 0 0 0 1 0 0 0
1 0 1 0 0 0 0 0 1 0 0
1 1 0 0 0 0 0 0 0 1 0
1 1 1 0 0 0 0 0 0 0 1
y0 = x3 x2 x1
y1 = x3 x2 x1
y2 = x3 x2 x1
y3 = x3 x2 x1
y4 = x3 x2 x1
y5 = x3 x2 x1
y6 = x3 x2 x1
y7 = x3 x2 x1
Reprezentarea grafica
DC 0 x0
1 x1
2 x2
x0 0 x3
3
x1 1
4 x4
x2 2 x5
5
6 x6
7 x7
v
x3 x2 x1
y0
y1
y2
y3
y4
y5
y6
y7
Шифраторы
Шифратор — это комбинационное устройство, преобразующее десятичные числа в
двоичную систему счисления, причем каждому входу может быть поставлено в
соответствие десятичное число, а набор выходных логических сигналов соответствует
определенному двоичному коду. Шифратор иногда называют «кодером» (от англ. coder) и
используют, например, для перевода десятичных чисел, набранных на клавиатуре
кнопочного пульта управления, в двоичные числа.
Если количество входов настолько велико, что в шифраторе используются все возможные
комбинации сигналов на выходе, то такой шифратор называется полным, если не все, то
неполным. Число входов и выходов в полном шифраторе связано соотношением n= 2m,
где n— число входов, m— число выходов.
3.4. Сумматоры
ai bi ci si Ci+1
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0 ci ci+1
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
si
a) б)
Рис. 3.17. Полный сумматор: таблица истинности и условное обозначение.
a0 b0 a1 b1 a2 b2 a3 b3
cIN c1 c2 c3 cOUT
s0 Рис. 3.18 Структура сумматора с последовательным переносом
s1 s2 s3
Основное применение сумматоров относится к вычислительной технике. Поэтому
быстродействие сумматоров является первостепенным критерием качества. Для
повышения быстродействия сумматоров были предложены и реализованы различные
меры как технологического, так и архитектурного характера. Меры, предпринятые в
технологическом плане (логические элементы, через которые распространяется перенос,
проектируются так чтобы сократить время распространения; использование схемы
сумматора с черезразрядной инверсией в тракте переноса), не являются однако
достаточными в случае проектирования сумматоров большой разрядности. В этом случае
решение представляется архитектурным и предполагает отказ от последовательного
переноса в пользу ускоренного переноса. Это в действительности означает
переопределение логической функции, описывающей работу той части сумматора,
которая вырабатывает сигнал переноса.
Выражение для определения переноса можно записать в виде
c = ai bi ai ci bi ci = ai bi (ai bi )ci
i+1
(3.2)
Функция генерации переноса Gi=1 указывает на то, что полный сумматор в i-м
разряде вырабатывает перенос ci+1=1 если ai=bi=1. Функция распространения переноса
Pi=1 указывает на то, что перенос ci в i-й разряд сумматора распространяется через
суммирующую ячейку i-го разрядa и появляется на ее выходе как перенос в соседний
старший разряд ci+1.
Структура сумматора с ускоренным переносом состоит из двух узлов: узла для
суммирования, состоящего из конечного числа суммирующих ячеек (полных
сумматоров) и схемы ускоренного переноса (СУП), которая одновременно генерирует
все переносы. На рис.3.19,а дана блок-схема 4-разрядного сумматора с ускоренным
переносом. Схема ускоренного переноса дана на рис.3.19,б. Генерирование сигналов
переноса задается следующими выражениями:
c1 = G0 P0cIN
c2 = G2 P1G0 P1P0cIN (3.4)
c3 = G2 P2G1 P2 P1G0 P2 P1P0cIN
Полное время суммирования на сумматоре с ускоренным переносом состоит из
времени суммирования в одноразрядном полном сумматоре и времени срабатывания
схемы ускоренного переноса, и не зависит от количества разрядов.
cIN
a0
b0 & c1
a0 b0
a0
b0 p0 1
1 cIN
S0 p0
a0 a1
&
b0 b1
a1 b1
a1 a0
b0 &
c1 S1 a1 p1 p1
b1 1
b1
a2 С
cIN
p0
& 1
c2
У p1
b2 a2 b2
П a2
a3 b2
c2 S2 &
p2 a1
b3
a2 1 b1
b2 p2
a0
b0
a3 b3 &
p1
p2
c3
S3 cIN
p0
p1
p2
&
a) б)
c3
COUT 1
&
&
В табл.3.3 даны таблицы истинности для функций fe, fs и fi. Несложно заметить, что
соответствующие функции описываются следующими выражениями:
fe = a b a b ; fs = a b ; f = a b . (3.5)
i i i i i i i i i
Используя формулы (3.5) можем записать три логические функции, в соответствии с
которыми работает 4-разрядный компаратор:
- отношение равенства A=B выражается функцией
a3 b3 a2 b 2 a1 b1 a0 b0
C3 C2 C1 C0
fi3 fs3 fe3 fi2 fs2 fe2 fi1 fs1 fe1 fi0 fs0 fe0
fe3
fs2 & fe3 &
fi2
fs3
fe3 fe3 fi3
fe3 1
& fe2 FAB fe2
fe2 FA=B 1
fi1 FAB
fs1 & &
fe1
fe3
fe0 fe2
fe3 fe1
fe2 fi0
fe1
fs0 & &
a0 &
s0 AB
a1 1
a2 s1
1
a3 s2 A=B
b0 s3
b1
b2 Cout
b3
1 AB
cIN
(“1”)
4.1. Триггеры
На уровне одного двоичного разряда физической основой памяти ПЛС служит триггер.
Триггер является элементарным автоматом, содержащим элемент памяти (фиксатор) и схему
управления им. Простейшим триггером является триггер типа RS, функционирование которого
описывается логической функцией
Q = R (S Qt ), (4.1)
t +1
при условии
RS = 0, (4.2)
где Qt - выход в исходном состоянии; Q - выход после воздействия управляющего
t +1
сигнала; S и R – входы управляющих сигналов для установки триггера в единичное
состояние (Set) и, соответственно, в нулевое (Reset) – сброс триггера.
В большинстве приложений используется синхронный RS триггер (рис.4.1). Логические
элементы 1 и 2 образуют фиксатор, а логические элементы 3 и 4 служат синхронизации триггера,
для чего на вход CLK следует подавать синхросигнал. Единичное значение синхросигнала
разрешает воздействие по входам установки и сброса. При этом элементы 3 и 4 становятся
инверторами и схема фиксатора получает нулевой сигнал установки или сброса от того входа (S
или R), на котором действует логическая 1. При отсутствии единицы на каком-либо из
управляющих входов триггер сохраняет прежнее состояние. При нулевом значении синхросигнала
на выходах элементов 3 и 4 устанавливаются единичные уровни напряжения и фиксатор не
изменяет своего состояния. Таким образом, переключение триггера разрешается только после
подачи логической единицы на вход синхронизации триггера.
3 1
S
& & Q
S T
CLK
C
R 4 2 Q
& R
& a) б)
Рис.4.1 Синхронный RS триггер: a – логическая схема; б – условное обозначение
На основе RS триггера можно построить схему триггера типа D. При условии
S=R требование (4.2) исключается и значение выходного сигнала будет совпадать со
значением входного сигнала. Функционирование D триггера описывается соотношением
Q =D (4.3)
t +1
где D – вход данных. Соотношение (4.3) отражает способность D триггера хранить
данные. Поэтому основное назначение триггера типа D – хранение двоичных слов.
Простейшая схема синхронного D триггера приводится на рис.4.2. То обстоятельство,
что информация со входа данных передается на выход а затем вход для данных
блокируется привело к тому, что D триггер называют триггером типа защелка.
D
S T T
D
Q
CLK C
Q
C
R
1 a) б)
Рис.4.2. Синхронный D триггер: a – схема; б – условное обозначение
R
1 C C
CLK R K
K &
&
a) б)
Рис.4.3. Триггер типа JK: a – схема; б – условное обозначениеR
4.2. Регистры
CLR
S1
… …
S0 SLD
Кn-1 Кi+1 Кi Кi-1 К0
SRD
4.3. Счетчики
J TT J TT J TT
CLK
C C C
K K K
CLR
R Q0 R Q1 R Q2
K K K K
CLR
R R R R
&
Рис.4.6. Синхронный счетчик с параллельным переносом
&
Q0 Q1 Q2 Q3
“1”
J TT J TT
CLK
& 1
C
C
&
K
K
CLR
UP/DOWNR
R
Рис.4.7. Реверсивный асинхронный счетчик
1
&
“1”
J TT J TT J TT J TT
CLK C C C C
K K K K
R R R R
C
LR Q0 Q1 Q2 Q3
Q1Q0 Q1Q0
Q3Q2 00 01 11 10 Q3Q2 00 01 11 10
00 00 x x x x
01 1 01 x x x x
11 x x x x J3=Q2 Q1 Q0 11 x x x x K3=Q0
10 x x x x 10 1 x x
J TT J TT J TT J TT
CLK C C C C
K K K K
R R R R
CLR
“1”
& & &