1. ESL уровень проектирования. TLM-модели.

(Electronic System Level), как уровень над RTL, для hardware и software
проектирования. ESL - уровень представляет собой
поведенческий (до деления на HW/SW) и архитектурный
уровни, а также он позволяет увеличивать
производительность на 200 000 вентилей в человеко-год.
Преимущества использования ESL заключаются: в повышении
уровня абстракции представления системы; в возможности
использования более высокого уровня для reuse проектов; в
поддержке непрерывной цепи проектирования, начиная с
верхнего абстрактного уровня. Проектирование представляет
собой последовательность повторяющихся шагов от
абстрактного уровня до создания готового продукта.

Основной концепцией TLM (Transaction-Level Modeling) является

создание модели уровня детализации, достаточного для
решения отдельной задачи
проектирования компонентов системы. Анализ только
отдельных деталей позволяет значительно повысить
скорость верификации моделей. Концепция TLM является
независимой от каких-либо языков, однако основывается на
языках высокого уровня программирования, например, таких
как SystemC или SystemVerilog. Transaction Level Modeling (TLM)
предлагает bit-true, address-map accurate, cycle-less модели. TLM
определяет транзакцию (SoC событие), как мгновенную
передачу данных (коммуникацию) или синхронизацию между
двумя модулями, определенными hardware/software системной
спецификацией. Термин TLM определен для
соответствующего ESL (electronic system level) уровня
проектирования. Основной концепцией TLM является то, что
коммуникации между системами и подсистемами и их
функциональность могут быть разработаны и
детализированы независимо друг от друга.

2. Обзор языков проектирования SoC

Различные языки разрабатывались для различных

аспектов проектирования систем. C/C++
преимущественно используются для разработки
программного обеспечения встроенных систем.
Языки описания аппаратуры (HDLs), VHDL и Verilog,
применяются для проектирования и синтеза цифровых
 схем. Языки Vera и e предназначены для функциональной
верификации
сложных специализированных интегральных схем (ASIC).
Новый язык SystemVerilog является дополненной версией
языка Verilog, предназначенной для решения нескольких
задач аппаратно-ориентированного системного
проектирования. Matlab и другие подобные инструменты и
языки, такие как SPW и System Studio, широко используются
для сбора системных требований и разработки
алгоритмов цифровой обработки сигналов. На рис. 4
представлены области использования языков системного
проектирования . SystemC был создан для проектирования
SoC – устройств на ESL - уровне (electronic system-level) для
разработчиков, использующих C/C++. Стандарт: IEEE Std.
1666-2005 SystemC (Open SystemC Initiative (OSCI)). SystemC – это
единый язык для проектирования и верификации,
который позволяет представлять архитектурные и
другие атрибуты моделей системного уровня в форме
классов языка C++ с открытым исходным кодом. Это дает
возможность вы полнять проектирование и верификацию
на системном уровне, независимо от каких-либо деталей
реализации аппаратуры и программного обеспечения.
Также имеется возможность выполнения совместной
верификации с RTL–проектами. Высокий уровень
описания позволяет значительно быстрее и
продуктивнее выполнять анализ выбора компромиссного
решения для архитектуры, чем это можно было сделать
на RT-уровне. Более того, вериикация системной
архитектуры и других системных атрибутов происходит
быстрее точной по временным параметрам или
расположению внешних контактов RTL-моделиl.

3. История создания языка Verilog, классификация моделей в

Verilog.

Verilog – язык описания аппаратуры, разработан в 1985 г.

Филиппом Мурби (Philip Moorby) [40], нуждавшимся в
простом, наглядном и эффективном способе для
описания цифровых схем, моделирования и анализа их
функционирования. Язык становится собственностью
 Gateway Design Automatiion, а затем Cadence Design Systems.
Первый стандарт Verilog появляется IEEE в 1995 г .
Последнее обновление языка выполнено в 2005 г. [42].
Verilog имеет такую же, а может и большую, популярность,
как и VHDL, широко используется в
промышленности при проектировании ASIC-устройств.
Классификация моделей:
- Поведенческая модель
- Функциональная модель
- Структурные модели
- Модель производительности
- Модель интерфейса

4. Классификация типов данных языка Verilog, их значения,

область применения, массивы, векторы.

1) С двумя состояниями (ключевое слово bit): лучшая производительность, минимизация

использования памяти;
2) Очереди (Queues), динамические и ассоциативные массивы (dynamic и associative arrays),
автоматическая память (automatic storage): минимизация использования памяти, встроенная
поддержка поиска и сортировки;
3) Объединения (Unions) и пакеты (packed): предлагают множественное представление одних и тех
же данных;
4) Классы и структуры (Classes и structures): поддерживают структуры абстрактных данных; 
5) Строки (Strings): встроенная поддержка строк;
6) Типы перечисления (Enumerated types): упрощение записи и анализа кода;

Динамические массивы декларируются без указания их длинны с пустыми скобками []. Для выделения
памяти под массив используется оператор new[]. Если указать дополнительное имя в операторе new[], то
значение будет копироваться в новый элемент (листинг 16.13.).

Цепи и регистры могут группироваться в шины, называемые в языке Verilog векторами. Вектор не
следует отождествлять с массивом, так как, во-первых, каждый элемент вектора может иметь
длину не более 1 бита и, во-вторых, вектор можно рассматривать как целый объект данных, так и
в качестве набора отдельных элементов (по аналогии с массивами). Векторы регистров и цепей
создаются путем введения индекса элементов вектора в оператор объявления сигнала
непосредственно перед его идентификатором:

5. Системные задачи и функции для управления процессом

моделирования и вывода сообщений.
 6. Вентильные Verilog-модели.

Вентильный уровень – это наиболее низкий из возможных в языке Verilog уровней

абстракции. При разработке моделей на этом уровне проектировщик оперирует такими
понятиями, как МОП-транзистор, КМОП-транзистор и т.п. [7; 19; 22]. Средства синтеза,
разработанные для интегральных микросхем FPGA-типа, не позволяют синтезировать
логические цепи на базе моделей вентильного уровня. В то же время такие модели
полезны для понимания и исследования физических процессов, протекающих в цифровых
цепях.

Описание модели не нашел(

7. Dataflow-модели в Verilog

DFD — общепринятое сокращение от англ. data flow diagrams — диаграммы потоков данных.

Так называется методология графического структурного анализа, описывающая внешние по
отношению к системе источники и адресаты данных, логические функции, потоки данных и
хранилища данных, к которым осуществляется доступ.
Диаграмма потоков данных (data flow diagram, DFD) — один из основных инструментов
структурного анализа и проектирования информационных систем, существовавших до
широкого распространения UML. Несмотря на имеющее место в современных условиях
смещение акцентов от структурного к объектно-ориентированному подходу к анализу и
проектированию систем, «старинные» структурные нотации по-прежнему широко и
эффективно используются как в бизнес-анализе, так и в анализе информационных систем.