Академический Документы
Профессиональный Документы
Культура Документы
Отчет
по лабораторной работе №1
с дисциплины «Технологии проектирования компьютерных систем»
на тему:
«Разработка структурных Verilog-моделей устройств»
Выполнили: Принял:
ст. гр. КИУКИ-16-6 Шевченко О.Ю.
Пасечник Е. Ю.
Волков Д. П.
Костров Д. Р.
Макогон Ю. А.
Харьков 2019
1.1 Цель работы
Научиться разрабатывать, тестировать и верифицировать Verilog-модели
стандартных цифровых устройств.
1.2 Описание лабораторной установки
Для моделирования и тестирования разработанных устройств
используется пакет Active-HDL.
1.3 Порядок выполнения работы
Выбрали вариант схемы для задания 1, 2 и 3 нашего варианта.
`timescale 1ns/1ps
module test;
reg In1, In2, Cin;
wire Sum, Cout;
sum_4 O1(Sum, Cout, In1, In2, Cin);
initial
begin
In1 = 1'b0; In2 = 1'b1; Cin = 1'b0;
#15 $finish;
end
endmodule
endmodule
1.4 Выводы
В результате выполнения данной лабораторной работы было
разработанно, протестировано и сверифецировано Verilog-модели
цифровых устройств сумматора и регистра. Также были изучены
принципы функционирования языка аппаратуры Verilog в среде Active-
HDL.