ЫМинистерство образования Российской Федерации

МОСКОВСКИЙ ГОСУДАРСТВЕННЫЙ ТЕХНИЧЕСКИЙ

УНИВЕРСИТЕТ
ИМ. Н. Э. БАУМАНА

Факультет: Информатика и системы управления

Кафедра: Информационная безопасность (ИУ8)

АППАРАТНЫЕ СРЕДСТВА ВЫЧИСЛИТЕЛЬНОЙ

ТЕХНИКИ

Лабораторная работа №1
«Исследование функций процессора»

Преподаватель:
Рафиков А. Г.

Студент:
Васильев М.Е.

Группа:
ИУ8Ц-81

Москва 2021
 Цель работы – изучение устройства МТ1804; изучение структуры,
принципа действия и функций процессорного элемента KI804BCI;
программирование и выполнение линейных микропрограмм.

Теоретическая часть
На Рис. 1 представлена структурная схема процессора, на которой
можно выделить четыре блока: внутренней памяти, арифметико-логический,
регистра Q и управления.
Блок внутренней памяти содержит: регистровое запоминающее
устройство (РЗУ), имеющее шестнадцать 4-разрядных регистров общего
назначения (РОН); сдвигатель данных (СДА), позволяющий записывать РЗУ
информацию без сдвига и со сдвигом вправо или влево на один разряд; два
регистра РгА и РгВ на выходе блока.
Выбор регистров РЗУ, как источников информации, осуществляется по
адресам на входах А и В. Информация из РОНов поступает на регистры РгА,
РгВ по сигналу логической единицы на тактовом входе Т. При сигнале
логического нуля эти регистры находятся в режиме хранения. Запись
информации в регистр РЗУ возможна только по адресу В и происходит при
поступлении сигнала 0 на вход Т.

Рис. 1

Данные (F) с выхода АЛУ загружаются в РОН без сдвига или со сдвигом
вправо или влево по схеме на Рис. 2 в зависимости от кода управления на
входах 18-6.
 Рис. 2

Арифметико-логический блок содержит АЛУ, выполняющее 8

операций над операндами R и S в зависимости от кода управления на входах
15-3 (табл. 1). Арифметические операции в АЛУ выполняются с учетом
значения сигнала входного переноса СО в дополнительном коде. На выходах
АЛУ формируются 4 флага результата: перенос из старшего разряда С4,
переполнение OVR=C4C3, знак (или содержимое старшего разряда АЛУ)
F3 и признак нулевого результата z=1, если F=0. Кроме того, формируются
сигналы генерации C и распространения P переноса из АЛУ, необходимые
для организации ускоренного переноса в многоразрядной схеме, построенной
из нескольких секций процессора.
Таблица 1.
I5-3 Функция АЛУ (F)
000 R+S+CO
001 S-R-1+CO
010 R-S-1+CO
011 RS
100 R·S
101 R̄⋅S
110 R ⊕S
111 ¯ S̄
R̄ ⊕
Источниками операндов R и S могут
быть регистры РЗУ, внешняя шина данных D, выделенный регистр Q и шина
"0". Выбор источников по входам R и S проводится с помощью селектора
источника данных (СИД), управляемого кодом 12-0 (табл. 2). Результат
операции (F) из АЛУ поступает на селектор выходных данных (CВД), на
сдвигатель СДА и регистр Q. Приемник результата (адресуемый по адресу B
регистр общего назначения в РЗУ, регистр Q или выходная шина Y) зависит
от кода управления на входах I8-6 (табл. 3).
Таблица 2
I2-0 Источники
операндов
R S
000 РОН(А) PQ
001 РОН (А) РОН (В)
010 0 PQ
011 0 РОН (В)
100 0 РОН (А)
101 D РОН (А)
110 D PQ
111 D 0
 Таблица 3.
I8-6 Тип загрузки Выход Y
000 FPQ F
001 Нет загрузки F
010 FРОН(В) A
011 FРОН(В) F
100 F/2POH (B), F
Q/2PQ
101 F/2POH (B) F
110 2FPOH(B), 2QPQ F
111 2FPOH (B) F'

Блок управления вырабатывает управляющие сигналы на остальные

блоки процессора в зависимости от кода I8-0 на входах.

В устройстве МТ1801 применяются 32-разрядные микрокоманды.

Формат микрокоманды показан в табл.4

Таблица 4
 Номер Номер Назначение Функция
тетрады бита бита
0 0 D0 Данные для D-шины
1 D1
2 D2
3 D3
1 4 B0 Адрес РОН на входах В
5 B1
6 B2
7 B3
2 8 A0 Адрес РОН на входах А
9 A1
10 A2
11 A3
3 12 I3 Функция АЛУ
13 I4
14 I5
15 CO Значение входного
переноса в АЛУ
4 16 I0 Указатель операндов в АЛУ
17 I1
18 I2
19 M0 Нулевой бит управления
мультиплексорами сдвига
5 20 I6 Определение приемника
21 I7 результата операции
22 I8
23 M1 Первый бит управления
мультиплексорами сдвига
6 24 CA0 Управление выборкой
25 CA1 адреса следующей
26 CA2 микрокоманды
27 CA3
7 28 AR0 Адрес перехода
29 AR1
30 AR2
31 AR3

Практическая часть
1. Загрузить в память микропрограмму из табл. 5. Выполнить заданную
последовательность МК, адресуя их с переключателей адреса в режиме
ЗАГРУЗКА. После выполнения каждой МК наблюдать на индикаторах
состояния выходов Y и флаги процессора, выходов регистров данных и
состояния. Результаты записать в таблице, сравнивая их с
ожидаемыми. Объяснить полученные результаты.
Номер тетрады Операции
 Адрес 7-6 5 4 3 2 1 0
памяти AR-CA M1.18-6 M0.12-0 СО.15-3 A B D
0 011 011 011 0000 XXXX Загрузка РОН 0
1 001 011 011 0000 Чтение РОН 0
2 000 111 011 Загрузка PQ
3 001 010 011 Чтение PQ
4 000 111 011 Установка 0 в PQ
5 0 101 0 011 011 0000 Сдвиг POH 0 вправо
6 0 111 0 011 011 0000 Сдвиг POH 0 влево
7 1 110 0 011 011 0000 Двойной сдвиг влево
8 1 100 0 011 011 0000 Двойной сдвиг вправо
9 011 011 1 000 0000 POH 0+1РОН 0
10 011 011 0 001 0000 POH 0-1POH 0
Сложение со сдвигом
11 0 101 0 011 1 000 0000 вправо
Сложение со сдвигом
12 0 111 0 011 1 000 0000 влево

Микропрограмма:
Адр. AR CA M1|18-6 M0|12-0 C0|15-3 A B D Операции
00 0000 0000 0000 0010 0 011 0 111 0 011 0000 0000 0101 РОН(0)=5v0; JNXT

01 0000 0000 0000 0010 0 001 0 011 0 011 0000 0000 0000 Y=0vРОН(0); JNXT

02 0000 0000 0000 0010 0 000 0 111 0 011 0000 0000 0011 PQ=3v0; JNXT

03 0000 0000 0000 0010 0 001 0 010 0 011 0000 0000 0000 Y=0vPQ; JNXT

04 0000 0000 0000 0010 0 000 0 111 0 011 0000 0000 0000 PQ=0v0; JNXT

05 0000 0000 0000 0010 0 101 0 011 0 011 0000 0000 0000 POH(0)=F/2; F=0vPOH(0);
JNXT
06 0000 0000 0000 0010 0 111 0 011 0 011 0000 0000 0000 POH(0)=2F; F=0vPOH(0);
JNXT
07 0000 0000 0000 0010 1 110 0 011 0 011 0000 0000 0000 PQ=2Q; POH(0)=2F;
F=0vPOH(0); JNXT
08 0000 0000 0000 0010 1 100 0 011 0 011 0000 0000 0000 PQ=Q/2; POH(0)=F/2;
F=0vPOH(0); JNXT
09 0000 0000 0000 0010 0 010 0 010 0 011 0000 0000 0000 Y=POH(0);
POH(0)=0+POH(0)+1; JNXT
10 0000 0000 0000 0010 0 010 0 010 0 011 0000 0000 0000 Y=POH(0); POH(0)=POH(0)-
1; JNXT
11 0000 0000 0000 0010 0 101 0 011 1 000 0000 0000 0000 POH(0)=F/2; F=0+POH(0)+1;
JNXT
12 0000 0000 0000 0011 0 111 0 011 1 000 0000 0000 0000 POH(0)=2F;
F=0+POH(0)+1;JNXT
 Результаты работы:
Пуск по Вых. Y Флаги
адресу K1804BCI C4 OVR F3 Z
00 0101 1100
01 0101 1100
02 0011 1100
03 0011 1100
04 0000 1101
05 0101 1100
06 0010 1100
07 0100 1100
08 1000 1110
09 0101 0000
10 0100 1000
11 0101 0000
12 0011 0000

2. Разработать и выполнить микропрограммы следующих операций:

a. Очистка регистра РОНi:
Адр. AR CA M1|18-6 M0|12-0 C0|15-3 A B D Операции
00 0000 0000 0000 0010 0011 0111 0011 0000 0010 0111 РОН(2)=F=7v0; JNXT

01 0000 0000 0000 0011 0011 0011 0100 0000 0010 0000 РОН(2)=F=0^РОН(2);
LDNXT

Пуск по Вых. Y Флаги

адресу K1804BCI C4 OVR F3 Z
00 0111 1100

01 0000 0001

b. Обмен данными регистров РОНi и РОНj(PQ):

Адр. AR CA M1|18-6 M0|12-0 C0|15-3 A B D Операции
00 0000 0000 0000 0010 0011 0111 0011 0000 0000 1000 РОН(0)=F=8v0; JNXT

01 0000 0000 0000 0010 0011 0111 0011 0000 0001 1100 РОН(1)=F=12v0; JNXT

02 0000 0000 0000 0010 0000 0011 0011 0000 0000 1100 PQ=F=0vРОН(1);JNXT

03 0000 0000 0000 0010 0011 0100 0011 0001 0000 1100 РОН(0)=F=0vРОН(1);JNXT

04 0000 0000 0000 0010 0011 0010 0011 0001 0001 1100 РОН(1)=F=0vPQ; JNXT
05 0000 0000 0000 0011 0000 0010 0100 0001 0001 1100 PQ=F=0^PQ;JNXT

Пуск по Вых. Y Флаги

адресу K1804BCI C4 OVR F3 Z
00 1000 1110

01 1100 1110

02 1000 1110

03 1100 1110

04 1000 1110

05 0000 0001

c. Алгебраическое сложение/вычитание в дополнительном коде.

Изменяя операнды, получить наибольшее количество возможных
комбинаций флагов Z, C4, OVR, F3. Запротоколировать
результаты наблюдений
Адр. AR CA M1|18-6 M0|12-0 C0|15-3 A B D Операции
00 0000 0000 0000 0010 0011 0111 0000 0000 0011 0110 РОН(3)=F=6;JNXT

01 0000 0000 0000 0010 0011 0111 0000 0000 0111 0101 РОН(7)=F=5;JNXT

02 0000 0000 0000 0010 0000 0001 0000 0011 0111 0000 PQ=F=POH(3)+POH(7);JNX
T
03 0000 0000 0000 0010 0000 0001 1010 0011 0111 0000 PQ=F=POH(3)-POH(7);JNXT

Пуск по Вых. Y Флаги

адресу K1804BCI C4 OVR F3 Z
00 0110 0000

01 0101 0000

02 1011 1010

03 0001 0100

d. Алгебраическое сложение/вычитание чисел в обратном коде

Адр. AR CA M1|18-6 M0|12-0 C0|15-3 A B D Операции
00 0000 0000 0000 0010 0011 0111 0011 0000 0000 1100 РОН(0)=F=12v0;JNXT
01 0000 0000 0000 0010 0011 0101 0110 0000 0000 1111 РОН(0)=F=15(+)POH(0);JNX
T
02 0000 0000 0000 0010 0000 0101 0110 0000 0000 1000 PQ=F=8(+)POH(0);JNXT

Пуск по Вых. Y Флаги

адресу K1804BCI C4 OVR F3 Z
00 1100 1110

01 0011 0100

03 1011 1110

e. Изменение знака числа

Адр. AR CA M1|18-6 M0|12-0 C0|15-3 A B D Операции
00 0000 0000 0000 0010 0011 0011 0011 0000 0011 0110 РОН(3)=F=6v0;JNXT

01 0000 0000 000 0010 0011 0011 1010 0000 0011 0000 РОН(3)=F=0-POH(3);JNXT

Пуск по Вых. Y Флаги

адресу K1804BCI C4 OVR F3 Z
00 0110 1100

01 1010 0010

Вывод
В данной работе мы изучили устройства МТ1804; структуры, принципа
действия и функций процессорного элемента KI804BCI; программирование и
выполнение линейных микропрограмм. Изучили особенности написания и
представления данных, получаемых в результате выполнения
микропрограммы.