Электроника и схемотехника

Для сдачи экзамена по ЭиС нужно знать ответы на вопросы и сдать

практику (курсовая работа и практические задания).
Вопросы к экзамену по электронике и схемотехнике
1. Двоичные системы и операции 16. Классификация ИС
2. Умножение в ДС 17. Деление в ДС
3. Карты Карно (КР) 18. Средства верификации
ИС
4. Управление индикатором 19. Медианный фильтр
5. Мультиплексоры/демультиплексоры 20. Модальный фильтр
6. Шифраторы/ Дешифраторы (КР) 21. Генераторы импульсов
7. Регистры, сдвигающие регистры 22. Verilog, типы данных
8. Сумматоры 23. Задержка сигналов
9. Компараторы 24. Синхронизация схем
10. АЛУ 25. Структурный синтез схем
11. Счетчики 26. RTL-модели
12. Память (КР) 27. Конфигурация схем
13. Процессоры 28. Делители частоты
14. Маршрут проектирования ПЛИС 29. Состязание сигналов
15. Область применения ЦС 30. СнК
Курсовая работа выполняется в среде одной из следующих САПР СФ-
блоков (IP-cores):
1) Xilinx - Vivado
2) Intel – Quartus Prime
3) Aldec – Active HDL
4) Mentor Graphics - HDL Designer
5) Model Technology – ModelSim
6) Другие
Практика:
Практические занятия включают:
I) Демонстрация преподавателю текущее состояние выполнения
индивидуальных курсовых работ.
II) Сдача практических заданий (строго по расписанию  две недели
на одно задание) и выполнение КР-контрольных работ (раз в месяц!) и
получение оценки по Т/К (две Т/К за семестр по требованию
деканата).
Практические задания:
1) Мультиплексоры/демультиплексоры
2) Сумматор накапливающий
3) Счетчики реверсивные
4) Память (ROM и RAM)
5) Компараторы
6) Шифраторы/ Дешифраторы
7) Карты Карно
8) Регистры, сдвигающие регистры
Форма сдачи практического задания:
Необходимо демонстрировать преподавателю только проект синтеза
схемы в среде САПР и показывать следующее:
1) ТЗ (Описание схемы, схема и таблица истинности – устные знания!)
3) Verilog/VHDL-код и временные диаграммы в среде САПР
4) RTL-модель схемы.
Отчет не нужен!!!
Содержание отчета по курсовой работе:
Введение (0.5 стр.)
Задание (Например, разработка и синтез ДКП)
1) Теоретическая часть
2.1) Описание схемы (структурная и функциональная)
2.2) Примеры тестирования модуля
2.3) Временные диаграммы функционирования модуля
2) Практическая часть
3.1) Описание этапов синтеза схемы в САПР, например, Quartus
Prime или Vivado.
3.2) Временные диаграммы функционирования схемы
(подтверждающие теорию п. 2.3)
Выводы по работе (0.5 стр.)
Список литературы (рекомендованная преподавателем литература)
Правила оформления курсовой работы:
К/Р должна быть оформлена в соответствии со следующими правилами:
1) текстовый редактор Microsoft Word версии не ниже 2007;
2) параметры страницы: поля – верхнее, нижнее и левое 2.5 см, правое
2 см, верхний колонтитул 2 см, нижний колонтитул 2 см;
3) основной текст: шрифт «Times New Roman» 14 pt;
4) выравнивание по ширине; первая строка с абзацным отступом 1 см;
5) междустрочный интервал «Одинарный»; автоматическая
расстановка переносов.
Все рисунки, таблицы и формулы должны быть также со шрифтом 14
(если рисунок большой, то его нужно делить на части и обозначить способ
соединения) имеют подрисуночную надпись и ссылки в тексте на них.
Объем К/Р не более 20 стр. (Отчет по курсовой работе в печатном виде не
нужен!!)
Некоторые сайты со всеми кодами по практическим занятиям:
https://www.fpga4student.com/2018/08/how-to-read-image-in-vhdl.html 
https://www.fpga4student.com/
https://www.chipverify.com/
https://verilogpractice.wordpress.com/
https://www.referencedesigner.com/tutorials/index.php
Отладочные средства ПЛИС:
Cyclone® IV EP4CE22F17C6.
Подключение к выводам платы «система на кристалле» (на доске а.1155!).
Раздаточные материалы: Лекции, материалы по Verilog/VHDL и пример практического задания