Лк1. Архитектура ПК.

Системный
интерфейс и архитектура системной
платы
Системная, или материнская, плата персонального компьютера
(System board или Mother board) является основой системного
блока, определяющей архитектуру и производительность
компьютера. На ней устанавливаются следующие обязательные
компоненты:
 - Процессор(ы) и сопроцессор.
 - Память: постоянная (ROM или Flash BIOS), оперативная
(DRAM), кэш (SRAM).
 - Обязательные системные средства ввода/вывода.
 - Интерфейсные схемы и разъемы шин расширения.
 - Кварцевый генератор синхронизации со схемой формирования
сброса системы по сигналу PowerGood от блока питания или
кнопки RESET.

1
 Кроме этих сугубо обязательных средств, на
большинстве системных плат устанавливают
и контроллеры интерфейсов для
подключения дисковых накопителей (ATA
(IDE), SATA, SCSI), графический адаптер,
аудио-канал, а также адаптеры USB, СОМ-и
LPT-портов, «мыши» и другие.
 Контроллеры, требующие интенсивного
обмена данными (ATA, SCSI, графический
адаптер), используют преимущества
локального подключения к шине процессора.
 Цель размещения других контроллеров на
системной плате – сокращение общего числа
плат компьютера.

2
 Синхронизация
Основной тактовый генератор системной платы вырабатывает
высокостабильные импульсы опорной частоты, используемой для
синхронизации процессора, системной шины и шин ввода/вывода.
Стандартные частоты генератора: 4,77, 6, 8, 10, 12, 16, 20, 25, 33,3, 40,
50, 60, 66,6, 75, 83, 100 МГц и выше.
Различают следующие частоты:
 - Host Bus Clock – частота системной шины (внешняя частота шины
процессора). Эта частота является опорной для всех других.
 - CPU Clock, или Core Speed – внутренняя частота процессора, на
которой работает его вычислительное ядро. Применяется внутреннее
умножение частоты на 1,5, 2, 2,5, 3, 3,5, 4.
 - PCI Bus Clock – частота шины PCI. Обеспечивается делением Host
Bus Clock на 2 (реже на 3).
 - VLB Bus Clock – частота шины VLB,.
 -- ISA Bus Clock, или ATCLK – частота шины ISA,.
 Кроме этих тактовых частот на системной плате присутствуют и другие
– для синхронизации СОМ-портов, CMOS-часов, таймера, НГМД и
других периферийных адаптеров.

3
 Чипсет
 Системные платы первых PC, выполненных на процессорах
8088/86, кроме процессора содержали несколько
периферийных БИС (контроллеры прерываний, прямого
доступа к памяти, контроллер шины) и связующую логику на
микросхемах малой и средней степени интеграции.
 Современные платы исполняются на основе чипсетов (Chipset)
– наборов из нескольких БИС, реализующих все необходимые
функции связи основных компонентов – процессора, памяти и
шин расширения.
 Чипсет определяет возможности применения различных типов
процессоров, основной и кэш-памяти и ряд других
характеристик системы, определяющих возможности ее
модернизации.
 Современные чипсеты обеспечивают совместимость
устанавливаемых на системную плату модулей и позволяют во
время POST выполнять автоматическую идентификацию типов
(а в некоторых случаях и быстродействие – например ОЗУ)
установленных компонент.

4
Архитектура системной платы

Процессор VL
B

Системная шина (Host Bus)

Основная
Вторичный Чипсет
память
кэш TSC
(DRAM)
(SRAM) TDP

AGP

Шина PCI (S Bus)

Устройства
Чипсет Устройства PCI
ATA (IDE
PIIX ISA

Шина ISA/EISA (X Bus)

5
 Компоненты
Приведенная структура реализуется на трех микросхемах чипсета
Intel82430FX – системном контроллере (TSC 82437FX) и двух
корпусах коммутаторов данных (TDP 82371FB).
Следующий (вниз) этаж архитектуры – устройства, подключенные к
шине PCI. Кроме плат расширения, устанавливаемых в слоты
шины PCI, ее абонентом является и мост PIIX – практически
неотъемлемая часть современных плат.
PIIX (PCI IDE ISA aXcelerator) представляет собой
многофункциональное устройство, на которое возлагаются
следующие функции:
 Организация моста между шинами PCI и ISA/EISA с
согласованием частот синхронизации этих шин.
 Реализация стандартных системных средств ввода/вывода
(кроме BIOS)– двух контроллеров прерываний (PIC), двух
контроллеров прямого доступа к памяти (DMA), трехканального
системного таймера, канала управления динамиком, логики
немаскируемого прерывания.

6
 Организация работы шины
 Цикл шины - время (кол тактов), занимаемое для
выполнения отдельного механизма передачи данных.
 Для различных механизмов продолжительность
(длина) циклов шин разная (зависит от готовности
устройств участвовать в этой передаче).
 Т1 - такт состояния. Устанавливаются состояния
сигналов ША и ШУ.
 Т2 – командный такт (выполнение передачи).
 Ti - холостое состояние (такты ожидания).
 Цикл шины - T1T2, T1Ti... TiT2

7
 Типовая временная диаграмма
Цикл шины1 Цикл шины2 шины3
Цикл
Т1 Т2 Т1 Т2 Т2
Т1

CLK

Линии
сост. Состоян.1 коман.1 Состоян.2 коман.2 Состоян.3 коман.3

шина
адреса Адрес1 Адрес2 Адрес3

адрес на вы-
ходе защелки Фиксир. адрес1 Фиксир. Адрес2 Фиксир. Адрес3

шина
данных Данные3
Данные1 Данные2

8
Пакетный режим передачи. Стандартный
режим работы шины PCI.

CLK

FRAME#

шина
адреc/данные Адрес Данные1 Данные2 Данные n

са
IRDY#

9
 Конвейеризация обращений к памяти. Данный режим
используется в современных высокоскоростных шинах
(AGP). При не конвейеризированных обращениях шины во
время реакции памяти на запрос шина простаивает.
Конвейерный доступ позволяет в это время передавать
следующие запросы, а потом получить плотный поток
ответов (передаваемых данных). Спецификация AGP
предусматривает возможность постановки в очередь до
256 запросов, при этом поддерживает две пары очередей
для операций записи и чтения памяти с высоким и низким
приоритетом.
 Сдвоенные передачи данных обеспечивают повышение
пропускной способности шины в 2 раза без изменения
тактовой частоты шины. Суть сдвоенной передачи данных
в том, что блоки данных передаются как по фронту, так и
по спаду сигнала синхронизации (используется в AGP и в
шине АТА в режиме Ultra DMA-33).

10
 Характеристики шин ПК
 ISA-8 и ISA-16 (Industry Standard Architecture)
 EISA (Extended ISA)- 32-разрядная архитектура (32-разрядные
шины адреса и данных)
 МСА (Micro Channel Architecture)
 PCMCIA (Personal Computer Card International Association)
 VLB (Video Equipment Standard Association /VESA/ Local Bus)
 PCI (Peripheral Component Interconnect) local bus – шина
соединения периферийных компонентов. PCI имеет
мультиплексированную шину адреса/данных AD. На одной шине
PCI может быть не более четырех устройств (слотов). мосты
шины PCI (PCI Bridge).
 Главный мост (Host Bridge) - для подключения PCI к шине
процессора или процессоров).
 Одноранговый мост (Peer-to-Peer Bridge) используется для
соединения двух шин PCI.

11
 Распределение адресного пространства
ввода/вывода и технология Plug and Play
Адрес Устройства назначения
Устройства системной платы
000-01F Контроллер DMA 8237А (первая ступень)
020-03F Контроллер прерываний 8259A (первая ступень) использует только порты 20h и 21h

040-05F Системный таймер 8254

060-06F Контроллер клавиатуры 8042
070-07F Память CMOS и маска NMI
080 Диагностический регистр
080-08F Регистры страниц DMA 74LS612
090-097 Блок управления каналами PS/2
0A0-0BF Контроллер прерываний 8259A (вторая ступень) - использует только порты A0h и A1h)

0C0-0DF Контроллер DMA 8237A5 (вторая ступень)

0F0-0FF Сопроцессор 80x87 (блок FPU)

12
 Внешние периферийные устройства
101-107 Выбор программируемых опций PS/2
170-177 Жесткий диск № 2
1F0-1F7 Жесткий диск № 1
200-207 Игровой адаптер
238-23F Последовательный COM –порт №4 (в PS/2)
278-27F Параллельный LPT порт №2
2C0-2DF Видеоадаптер
2F8-2FF Последовательный COM –порт №2
300-31F Плата прототипа
338-33F Последовательный COM –порт №3 (в RS/2)
370-377 Контроллер НГМД № 2
378-37F Параллельный LPT порт №1
380-38F Синхронные адаптеры: SDLC или BSC №2
3A0-3AF Синхронный адаптер BSC №1
3B0-3BF Видеоадаптер
3C0-3CF Видеоадаптер
3D0-3DF Видеоадаптер
3F0-3F7 Контроллер НГМД № 1
3F8-3FF Последовательный COM –порт №1
13
 Технология Plug and Play
Конфигурирование в системе РnР состоит из
следующих шагов:
 1) Производится изоляция одной карты от
всех остальных.
 2) Карте назначается CSN (Card Select
Number).
 3) С карты считываются данные о
сконфигурированных и поддерживаемых
ресурсах.

14
 Для конфигурирования карт РnР шины ISA необходимы три
однобайтных системных порта:
 1) Порт ADDRESS (0279h - Printer status port) используется для
адресации регистров РnР для записи последовательности кодов
ключа инициализации. Выбор адреса для него обусловлен тем,
что карты расширения не будут использовать для записи адрес
регистра состояния стандартного LPT-порта.
 2) Порт WRITE_DATA (0A79h -Printer status port + 0800h)
используется для записи в регистры РnР и традиционными
картами с 10-битным декодированием будет восприниматься
как адрес предыдущего порта, так что конфликт исключен.
 3) Порт READ_DATA используется для чтения регистров РnР и
его адрес во время протокола изоляции определяется в
бесконфликтном положении в диапазоне 0203h-03FFh. Адрес
этого порта сообщается всем картам записью в их управляющий
регистр РnР.

15
 В конфигурационный режим логика РnР переводится
ключом инициализации (Initiation key). Ключ
представляет собой последовательность 32-х
записей в порт ADDRESS: 6А, В5, DA, ED, F6, FB,
7D, BE, DF, 6F, 37, 1B, 0D, 86, СЗ. 61, В0, 58, 2С, 16,
8В, 45, А2, Dl, E8, 74, ЗА, 9D, СЕ, Е7, 73, 39

&
C1

7 6 5 4 3 2 1 0
C2 выход
контр
суммы

начальное значение 0 1 1 0 1 0 1 0

16
 Протокол изоляции
 Протокол изоляции основан на
идентификаторе Serial Identifier, хранящемся
в памяти каждой карты РnР.
 Этот идентификатор представляет собой
ненулевое 72-битное число, состоящее из
двух 32-битных полей и 8-битного
контрольного кода.
 В этом режиме каждая карта ожидает 72
пары операций чтения порта READ_DATA.

17
 Если текущий бит идентификатора карты имеет единичное значение,
то карта выводит на шину значение 55h.
 Если текущий бит нулевой, то карта читает шину и анализирует ответ
других карт - проверяет наличие комбинации 01 в битах D(1 – 0)
(младшие биты 55h).
 В следующем цикле чтения пары карта с единичным битом выводит
число AAh, a карта с нулевым текущим битом проверяет наличие
комбинации 10 в битах D(1 – 0) (младшие биты AAh).
 Если карта, просматривающая вывод данных другими картами,
обнаружила корректные коды в обоих циклах чтения пары (была хоть
одна карта с текущим единичным битом идентификатора), она в
данной итерации изоляции исключается.
 Если карта в текущей паре управляла шиной или читала шину, но не
обнаружила корректных активных ответов других карт, она сдвигает
идентификатор на один бит и готовится к приему следующей пары
циклов чтения.
 Эта последовательность выполняется для всех 72 бит
идентификатора. В конце процесса останется лишь одна карта с
максимальным кодом идентификатора.
 Записью в управляющий регистр ей назначается номер CSN, по
которому она будет использоваться в дальнейших операциях. Карта с
назначенным CSN в следующих итерациях протокола изоляции не
участвует (на пары чтений не отвечает)

18
 Несовпадение или отсутствие среди принятых байт
хотя бы одной пары 55h и AAh указывает на то, что
выбранный адрес порта READ_DATA конфликтует с
каким-либо устройством.
 Тогда программа производит итерацию, переместив
адрес порта READ_DATA в допустимом диапазоне
адресов.
 Если при переборе адресов не удается считать
корректного идентификатора, принимается решение
об отсутствии карт РnР в системе (вообще или с
неназначенными CSN).
 По завершении протокола изоляции ПО имеет список
идентификаторов обнаруженных карт и присвоенных
им номеров, сообщенных картам.

19
 Чтение данных о сконфигурированных и поддерживаемых ресурсах.
Обращения к регистрам РnР по адресам WRITE_DATA/READ_DATA
соответственно. Номер регистра РnР, предварительно записывается
ADDRESS.

00 h – 07h Регистры управления картой

08 h – 1Fh Регистры карты (резерв) На каждую карту

20 h – 2Fh Специальные регистры карты*

30 h – 31 h Управление логическим устройством

32 h – 37 h Резерв управления логич. устройством

38 h – 3Fh Спец. управление логич. устройством*

На каждое логическое
40 h – 75h Конфигурация логич. устройства устройство карты

76 h – EFh Резерв логического устройства

F0h – FEh Спец. конфигурация лог. Устройства*

Резерв
FFh

20
 регистры управления картой (табл. 2.2) используются
для адресации карты и ее ЛУ, а также для чтения
конфигурационной информации (дескрипторов).
 регистры управления ЛУ (табл. 2.3) используются для
активации карт и проверки отсутствия конфликтов на
шине ISA в выбранном диапазоне адресов
ввода/вывода. Содержит:
 Обычные 24-битные (4) и 32-битные (4)
дескрипторы памяти. Одна карта не может
одновременно использовать 24-битные и 32-
битные дескрипторы памяти.
 Дескрипторы областей портов ввода/вывода (8).
Дескрипторы запросов прерываний (2).
 Дескрипторы каналов прямого доступа к памяти
(2).

21
Спасибо за внимание
Вопросы?

22